DDR等长外层长度*0.9

sarah_wang · 发表于 2023-8-10 14:44

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有的DDR在做等长的时候，等长表格会有限制条件外层长度*0.9，这种情况下，怎么设定constraint manager的Relative Propagation delay呢？

橡皮擦先生 · 发表于 2023-8-10 16:27

以前做intel的，是有excel模板，填表

aarom · 发表于 2023-8-10 17:40

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sarah_wang · 发表于 2023-8-11 08:56

橡皮擦先生发表于 2023-8-10 16:27
, x$ r9 G8 }8 _' I# A, q! L0 y a以前做intel的，是有excel模板，填表

是的，就是Intel 的表格。
其他平台的都可以根据Routing guideline和客户提供的等长表来设定到manager里面，双重管控。
但是Intel的这种外层*0.9的一直没有找到合适的设置方式。

sarah_wang · 发表于 2023-8-11 08:59

aarom 发表于 2023-8-10 17:40
; @ ~2 a8 T7 f& S! c看硬體工程師的資質, 大都會要求"同層等長", 而不是只有總等長.

你说的应该是高速diff信号，即便硬体工程师不要求，也得尽量做到同层等长呀。
我说的是DDR的等长呢，确实有外层*0.9来算总长度的要求。

bingo-he · 发表于 2023-8-11 10:18

可以把误差做小点，导到表格上基本就绿了

橡皮擦先生 · 发表于 2023-8-21 10:54

sarah_wang 发表于 2023-8-11 08:56/ e& X$ x( |8 U
是的，就是Intel 的表格。
: s2 ]- e6 {( v0 t* [其他平台的都可以根据Routing guideline和客户提供的等长表来设定到manager里 ...

show出同层cline线长，导入EXCEL中进行提取，排序，然后填表

zoudayu · 发表于 2023-9-5 13:39

intel是0.9

Angus0425 · 发表于 2023-9-5 20:36

pindelay会导吧，里面有个pin1 pin2 一个导ddr的内部长度，一个导表层的差值

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