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本帖最后由 pjh02032121 于 2012-4-6 14:31 编辑
: J! Q" U7 S" k: u: |
H/ U$ c" X1 q& _1 [闲来无事，玩玩仿真，望高手指点。
* m J1 ~- ~* Y/ S一个sip封装，结构如下：
# Q$ N% h% b- H# a) h$ e. ]' o/ N4 }+ {
5 ?& R) B& X, I1 C% |5 E. U, D. I% ?6 v) ~' s# j% }' Q
1.用ansoftlink从cadence sip将封装文件导出到siwave，设置好叠层结构、wirebonding，via结构；
) z- _- }. I% T1 }" W% M7 f% t
) G6 Z' ~) B# z0 z7 G' x$ L+ i" s" X0 Q2 }5 T: _& A
2.射频端口s参数，port分别下在die端和package RF pin脚。
6 V% c4 Z# m, G# _9 T% P由于substrate叠层厚度的限制射频入口的走线做不到50ohm,由于走线比较短，影响不大。
" r2 n; \( S/ z+ z. W在关心的频段，S11<20dB,s21>-3dB,很好。8 s- |, n+ e7 u1 m. e5 z- y4 i- g
5 {5 P# Z6 n M, b2 c: {
5 w( b2 H# M2 ^6 C. \- v
3.由于package端pin比较大，紧挨着substrate的第3层是地平面，馈入的能量损失较大，将3层挖空（2地层依然完整），理论上会有所改善，验证，有那么点改善S11.. d, w& o O# ?0 R$ u7 I9 x; B
& N4 g7 h6 {, s' K& S' H) j3 h" } T
: F% M3 @- J I- G" h0 e9 K' W4.将测试板从allegro转到SIwave，再将package叠到PCB上（PCB RF走线50ohm，clip后加port，仿真从PCB RF馈入点到die端的S参数。S11<-20dB,S21<-3,很好。* M) u) {+ ?6 s% Y" W
+ m9 U4 L- a* z4 [
0 I0 x4 B( x- c( Z5.PI分析8 F! Q5 U' {5 D! t3 _' c
RF die的主电源1.8v，最大电流60mA,5%的纹波容限，则Rtarget=1.8×5%/0.06=1.5ohm
$ ]2 _( N6 h* ^* ~( T3 XBB die的core电源1.2v，最大电流80mA，5%的纹波容限，则Rtarget=1.2×5%/0.08=0.75ohm
2 V! s2 R* p* M2 |) `- E, ]" wBB die的IO电源3.3v,最大电流8mA,5%的纹波容限，则Rtarget=3.3×5%/0.008=20ohm) B& ?0 D% @6 |
将电源相连的电容与siwave的电容库做map，将die端和package的电源和地已经各自做group，并生成仿真端口。启动扫描，看结果。
- f8 b$ _) g* p& d0 ~, L3 b3 h4 J从仿真结果看，3.3v，1.2v电源的阻抗在1GHz内都满足要求，1.8电源在1G附近阻抗超标。+ Q# p/ p# v8 [" w3 X
0 x/ g1 H5 O" l
- P8 _2 Q+ h1 \5 ]% f. h0 G
9 A6 T8 x: \4 o; R% f' ~. y' {6.PI 优化
# B/ i% K! ], @) k" Q! h7 m上面的仿真全部用的0.1uF的电容，从上面结果看，可通过优化电容组合，压低1.8v在1G附近的阻抗。在芯片bonding finger附近各加一个1nF电容。结果如下图，1.8v在1G附近压到1ohm以下。
* F3 z. T) _) j. P原设计供用21颗电容，通过仿真，在满足阻抗要求的情况下，可少用7颗0201元件（对于封装里那点空间来说是相当宝贵）。0 W# p/ n! H I3 z9 W8 i w
对于整个解决方案来说，200KHz～1G频段电源阻抗都达标，有在贴到PCB上时，外部基本不需要放置电容了。
' N" A9 D( o, D; U6 k# b) s: ?由于封装内部放不下大电容，所以200KHz以下交给电源模块去处理了；1G以上只能有片上电容解决。/ [9 x. H6 s d0 D
, g7 ^9 N7 t4 n1 T* b& j注：由于die上电源和地没有细分电源域，做group的PI分析结果是偏乐观的。0 Z/ U8 I# z7 a0 ]- W' V% B( n7 O% h
; e- d) E, a" m# @5 h& l$ D1 M) ~, V$ v
7.结合PCB上的PDN,PCB上在封装的每个电源pin各放一个2.2uF和0.1uF的0402电容(有点过了),做协同的结果如下:
2 |( a! l [! Z
$ G) [: K- K( ?: j- n' f
+ J, U |7 w2 [/ B0 g# J* l; y* [& v8.上面都是电源从频域阻抗的角度去看电源完整性的问题,下面是从时域的角度看.) J- b8 \4 I8 r
将上面PDN的扫描结果导出S参数文件到designer,加上在电压源和电流源(Tr,Tf=500ps),探测die端电压的波动.! C9 p6 G( J7 j6 y& L/ |3 R
结果纹波都在5%以内,且余量很足.; n$ d) n# M- H2 n# a
3.3v电源纹波max=0.048v<5%x3.3v=0.165v4 ]1 u5 y4 b+ y. E. \
1.8v电源纹波max=0.029v<5%x1.8v=0.09v
% w5 D) [9 e+ H3 H1.2v电源纹波max=0.025v<5%x1.2v=0.06v# g) l1 p1 N1 a" M" J+ y
+ X7 |2 @& ~" P$ Z; }
" E% J! t& M8 _ k8 e. B* `9.当把电流源的Tr,Tf设为100ps时,
2 }1 T, s O' t8 ?1 x+ c3.3v电源纹波max=0.090v<5%x3.3v=0.165v
% p i7 Z& x9 ?4 L* |' v4 C1.8v电源纹波max=0.127v>5%x1.8v=0.09v0 N% {% A1 x7 L* `( V8 r' Y
1.2v电源纹波max=0.162v>5%x1.2v=0.06v! g: ]' W2 r2 B0 a/ r8 i
Tr,Tf的重要性从这里可以体现了,结合第7条PDN阻抗曲线及这两个仿真结果可以很好的理解BW=0.35/Tf这个经验公式.
. n6 D) y" P( W3 U" n
! [, r. l' d9 {/ Q1 ^
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发表于 2012-3-31 19:43
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