sip 仿真

pjh02032121 · 发表于 2012-3-31 19:43

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本帖最后由 pjh02032121 于 2012-4-6 14:31 编辑

闲来无事，玩玩仿真，望高手指点。
一个sip封装，结构如下：

1.用ansoftlink从cadence sip将封装文件导出到siwave，设置好叠层结构、wirebonding，via结构；

2.射频端口s参数，port分别下在die端和package RF pin脚。
由于substrate叠层厚度的限制射频入口的走线做不到50ohm,由于走线比较短，影响不大。
在关心的频段，S11<20dB,s21>-3dB,很好。

3.由于package端pin比较大，紧挨着substrate的第3层是地平面，馈入的能量损失较大，将3层挖空（2地层依然完整），理论上会有所改善，验证，有那么点改善S11.

4.将测试板从allegro转到SIwave，再将package叠到PCB上（PCB RF走线50ohm，clip后加port，仿真从PCB RF馈入点到die端的S参数。S11<-20dB,S21<-3,很好。

5.PI分析
RF die的主电源1.8v，最大电流60mA,5%的纹波容限，则Rtarget=1.8×5%/0.06=1.5ohm
BB die的core电源1.2v，最大电流80mA，5%的纹波容限，则Rtarget=1.2×5%/0.08=0.75ohm
BB die的IO电源3.3v,最大电流8mA,5%的纹波容限，则Rtarget=3.3×5%/0.008=20ohm
将电源相连的电容与siwave的电容库做map，将die端和package的电源和地已经各自做group，并生成仿真端口。启动扫描，看结果。
从仿真结果看，3.3v，1.2v电源的阻抗在1GHz内都满足要求，1.8电源在1G附近阻抗超标。

6.PI 优化
上面的仿真全部用的0.1uF的电容，从上面结果看，可通过优化电容组合，压低1.8v在1G附近的阻抗。在芯片bonding finger附近各加一个1nF电容。结果如下图，1.8v在1G附近压到1ohm以下。
原设计供用21颗电容，通过仿真，在满足阻抗要求的情况下，可少用7颗0201元件（对于封装里那点空间来说是相当宝贵）。
对于整个解决方案来说，200KHz～1G频段电源阻抗都达标，有在贴到PCB上时，外部基本不需要放置电容了。
由于封装内部放不下大电容，所以200KHz以下交给电源模块去处理了；1G以上只能有片上电容解决。

注：由于die上电源和地没有细分电源域，做group的PI分析结果是偏乐观的。

7.结合PCB上的PDN,PCB上在封装的每个电源pin各放一个2.2uF和0.1uF的0402电容(有点过了),做协同的结果如下:

8.上面都是电源从频域阻抗的角度去看电源完整性的问题,下面是从时域的角度看.
将上面PDN的扫描结果导出S参数文件到designer,加上在电压源和电流源(Tr,Tf=500ps),探测die端电压的波动.
结果纹波都在5%以内,且余量很足.
3.3v电源纹波max=0.048v<5%x3.3v=0.165v
1.8v电源纹波max=0.029v<5%x1.8v=0.09v
1.2v电源纹波max=0.025v<5%x1.2v=0.06v

9.当把电流源的Tr,Tf设为100ps时,
3.3v电源纹波max=0.090v<5%x3.3v=0.165v
1.8v电源纹波max=0.127v>5%x1.8v=0.09v
1.2v电源纹波max=0.162v>5%x1.2v=0.06v
Tr,Tf的重要性从这里可以体现了,结合第7条PDN阻抗曲线及这两个仿真结果可以很好的理解BW=0.35/Tf这个经验公式.

yuxuan51 · 发表于 2012-3-31 20:14

本帖最后由 yuxuan51 于 2012-3-31 20:17 编辑

囧了，平时很少做package的仿真，主要是模型太难找了，LZ要是可以的话不知道能否共享些封装模型

其实package和PCB的co-simulation是一件非常有意思的事情

willyeing · 发表于 2012-4-1 13:52

版主如何将测试板siwave文件与封装的siwave叠起来协同仿真啊。

pjh02032121 · 发表于 2012-4-1 16:08

willyeing 发表于 2012-4-1 13:52 , s9 G2 s$ U9 H( V$ _
版主如何将测试板siwave文件与封装的siwave叠起来协同仿真啊。

tools菜单下

willyeing · 发表于 2012-4-5 12:32

pjh02032121 发表于 2012-4-1 16:08
$ D) z: P. r9 Y7 R8 ctools菜单下

电源与地做group是否会不准啊。

pjh02032121 · 发表于 2012-4-5 12:37

willyeing 发表于 2012-4-5 12:32
& s! S2 L2 F& q, z, B电源与地做group是否会不准啊。

不同电源域分别做group会比较准,全部做group的话,结果偏于乐观.

willyeing · 发表于 2012-4-5 15:23

pjh02032121 发表于 2012-4-5 12:37
& R' ]2 b' Q4 b8 y) D不同电源域分别做group会比较准,全部做group的话,结果偏于乐观.

谢谢！

mengzhuhao · 发表于 2012-4-5 23:15

pjh02032121 发表于 2012-4-1 16:08 2 D ]; Y' J9 R
tools菜单下

在哪里啊，没看的什么版本的？

roseast · 发表于 2012-4-17 15:54

很有意思啊

willyeing · 发表于 2012-4-17 16:39

mengzhuhao 发表于 2012-4-5 23:15
G' A0 t" K4 I0 h在哪里啊，没看的什么版本的？

tools-attach package Design...

mengzhuhao · 发表于 2012-4-17 18:30

"Tr,Tf的重要性从这里可以体现了,结合第7条PDN阻抗曲线及这两个仿真结果可以很好的理解BW=0.35/Tf这个经验公式" 没理解明白

pjh02032121 · 发表于 2012-4-17 19:20

本帖最后由 pjh02032121 于 2012-4-17 19:24 编辑

mengzhuhao 发表于 2012-4-17 18:30 : S* i" O( f# o4 z+ v
"Tr,Tf的重要性从这里可以体现了,结合第7条PDN阻抗曲线及这两个仿真结果可以很好的理解BW=0.35/Tf这个经验公 ...

我是刚入门，以下是我个人的理解，BW=0.35/Tr，
Tr=500ps信号带宽700MHz，此PDS在700MHz之内的阻抗都是在目标阻抗以下，所以纹波不会超标；
Tr=100ps信号带宽3.5GHz，此PDS在1～3.5GHz之内的阻抗都是在目标阻抗不达标，超出了PDS的去耦范围，所以纹波会超标；

最近看了“信号完整性分析”这本书，以上是个人理解，若有不对的地方，还请高手指正。

qaf98 · 发表于 2012-6-10 21:35

学习了，好的资料

lhuijiang · 发表于 2012-7-15 09:37

太棒了。

lijun_0605 · 发表于 2014-4-18 16:42

楼主要是能将工程文件分享，真的是普度众生了！

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