本帖最后由 超級狗 于 2022-8-19 10:36 编辑
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- W2 c: F+ b; X邏輯閘(Logic Gate)輸入和輸出端間接了反饋電阻(Feedback Resistor),能為邏輯閘(Logic Gate)特性以外,多提供一些輸入電壓的遲滯(Hysteresis)效果。
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多些遲滯(Hysteresis)能減少訊號毛刺(Glitch)的問題。這種作法,在施密特觸發(Schmitt Triger)邏輯閘(Logic Gate)不普及的年代,有不少人會這樣設計;施密特觸發(Schmitt Triger)邏輯閘(Logic Gate)普及之後,如果有人嫌遲滯(Hysteresis)效果不夠時,偶爾還是見到有人會這樣做。 * f6 b+ B3 Z- |/ z" O: y+ g7 d
這電路在一般情況下不會有問題,但遲滯(Hysteresis)的反面效果就是會讓反應變慢,在高速應用是不建議這樣做的。 ; g( l& @; z0 n. }
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