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标题: 使用allego17.4制作盘中孔的不规律DRC报VG问题 [打印本页]

作者: harvel_l314 时间: 2022-3-11 10:11
标题: 使用allego17.4制作盘中孔的不规律DRC报VG问题
本帖最后由 harvel_l314 于 2022-3-11 10:13 编辑

因为板子使用到了盘中孔和盲埋，有看过其他帖子说明是physical中Pad-Pad Connect问题，但是修改后还是报错。但是过孔不报错，盲埋就报错，是什么原因造成的呢？

约束管理器.png (44.72 KB, 下载次数: 3)

报错.png (28.75 KB, 下载次数: 2)

作者: skyhero 时间: 2022-3-11 10:56
谢谢分享！！！！

作者: liang007008 时间: 2022-3-11 12:05
这个VG可能是相邻层盲埋孔在Z轴方向的间距小于规则设置的最小间距，你把相邻层盲埋孔间距拉开一点就可以了

作者: dzkcool 时间: 2022-3-11 12:15
最简单的办法就是关掉这个检查项

作者: harvel_l314 时间: 2022-3-11 14:14

liang007008 发表于 2022-3-11 12:05
) T5 P- ^% c9 W3 u. y+ ^ \3 c这个VG可能是相邻层盲埋孔在Z轴方向的间距小于规则设置的最小间距，你把相邻层盲埋孔间距拉开一点就可以了

以上面那张报错为例，很大的区域就那一个孔，通过孔却不报错

3.png (28.83 KB, 下载次数: 2)

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