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摩尔定律的延伸受到物理极限、巨额资金投入等多重压力，迫切需要别开蹊径推动技术进步。而通过先进封装可以相对轻松地实现芯片的高密度集成、体积的微型化和更低的成本，这使得台积电、英特尔、三星，以及主要封测代工厂商(OSAT)都对先进封装给予了高度重视，纷纷布局发展这方面的能力。在此情况下，近年来先进封装技术不断演进，产业型态也展现出一些新的特征。
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厂商重点布局先进封装+ Y7 E8 l8 A8 x
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随着摩尔定律面临诸多瓶颈、先进工艺逼近物理极限，业界普遍认为，先进封装会成为下一阶段半导体技术的重要发展方向。台积电、英特尔、三星三大半导体龙头企业均提早布局先进封装技术。
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在近日召开的线上技术研讨会中，台积电副总裁余振华分享了台积电在先进封装上的一些发展现状和未来规划。余振华强调，台积电将SoIC、CoWoS、InFO-R、CoW、WoW等先进封装技术平台加以整合，统一命名为“TSMC 3DFabric”。此平台将提供芯片连接解决方案，满足用户在整合数字芯片、高带宽存储芯片及特殊工艺芯片方面的需求。台积电认为，芯片在2D层面的微缩已不能满足异构集成的需求，3D才是未来提升系统效能、缩小芯片面积、整合不同功能的发展趋势。
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英特尔也在日前举办的架构日活动上介绍了新的先进封装技术——“混合结合(Hybrid bonding)”。当前，多数封装技术采用“热压结合(thermocompression bonding)”，而“混合结合”能够实现10微米及以下的凸点间距，较Fovreros封装的25~50微米凸点间距有了明显提升，并且优化芯片的互连密度、带宽和功率表现，进一步提升芯片系统的计算效能。使用“混合结合”技术的测试芯片已在2020年第二季度流片。
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9 \- @0 V; x. L+ t: A专业封测代工(OSAT)厂商对先进封装同样极为重视。长电科技技术市场副总裁包旭升在接受采访时表示：“目前我们重点发展几种类型的先进封装技术。首先是系统级封装(SiP)，随着5G的部署加快，这类封装技术的应用范围将越来越广泛。其次是应用于Chiplet SiP的2.5D/3D封装，以及晶圆级封装，并且利用晶圆级技术在射频特性上的优势推进扇出型(Fan-Out)封装。此外，我们也在开发部分应用于汽车电子和大数据存储等发展较快的热门封装类型。”3 o. g( d. U# J3 P* d; b$ T
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事实上，国内三大封测公司均在加大先进封装上的投入力度。财报中，长电科技表示2020年下半年将继续深化总部功能整合，加大先进封装工艺及产品的研发投入，积极搭建设计服务新业务平台，不断强化长电科技核心竞争力并在工厂端落实。
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9 d K4 q, e# L+ W; I) S华天科技2020年上半年在先进封装方面的研发费用达2亿元，同比增长15.41%，占营业收入比例为5.4%。! v8 r9 |# s6 F* T0 o
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2 v+ e8 h7 e; s8 Q U2020年上半年，通富微电在2D、2.5D封装技术研发上取得突破，Si Bridge封装技术研发拓展，Low-power DDR、DDP封装技术研发取得突破。
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3 J# r" H9 B! J# T8 g总之，在市场需求的增长下，越来越多先进封装技术被开发出来，先进封装的市场占比将会进一步扩大。
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统计数据显示，从2017年到2023年，整个半导体封装市场的营收将以5.2%的复合年增长率增长，而先进封装市场将以7%的复合年增长率增长，市场规模到2023年将增长至390亿美元。另一方面，传统封装市场的复合年增长率则低于3.3%。
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先进封装技术持续演进
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; y3 k; C" N- q7 M* F, [1 X传统上，封装的目的是将切割好的芯片进行固定、引线和塑封保护。但随着半导体技术的发展，越来越多前道工艺需要完成的步骤被引入后道工艺当中，两者的界限变得越来越模糊。随之而来的是，越来越多超越传统封装理念的先进封装技术被提出。! \# y" v3 V' C% L
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据包旭升介绍，先进封装主要涉及芯片厚度减小、尺寸增大及其对封装集成敏感度的提高，基板线宽距和厚度的减小，互联高度和中心距的减小，引脚中心距的减小，封装体结构的复杂度和集成度提高，以及最终封装体的小型化发展、功能的提升和系统化程度的提高。( q& D( _3 M' w8 D
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/ R' h: n/ `! h5 K8 M, F0 s先进封装的关键工艺涉及芯片互联(WB/打线、FC/倒装、RDL/重布线、TSV/硅穿孔、DBI等)和基板(金属框架、陶瓷基板、有机基板、RDL stack/重布线堆叠、异构基板、转接基板等)，芯片、器件的保护与散热(塑封、空腔、FcBGA和裸芯片/WLCSP等)，以及不同引脚形式(Lead、Non-lead、BGA等)的结合。
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SiP是当前应用最为广泛的先进封装技术之一，是先进封装中带有系统功能的多芯片与器件的一种封装形式的总称。SiP可以将一颗或多颗芯片及被动元件整合在一个封装模块当中，从而实现具有完整功能的电路集成。这种封装方式可以降低成本，缩短上市时间，同时克服了芯片系统集成过程中面临的工艺兼容、信号混合、噪声干扰、电磁干扰等难题。6 `; [. T+ z1 V$ n" w% u
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随着先进封装技术的发展，一种“小芯片(Chiplet)”的发展理念又被提出，成为当前封装领域最热门的话题之一。包旭升认为，Chiplet其实也可以算是一种SiP技术，是系统级芯片(SoC)中IP模块的芯片化。其主要目的是为了提高良率和降低成本，同时提高设计的灵活度，缩短设计周期。一般来说，一颗SoC芯片中会包含许多不同的IP模块，随着芯片制造工艺已经演进到7/5nm，但并不是所有IP模块都需要做到7/5nm，把一些IP模块单独拿出来，做成一个标准化功能的小芯片，这个就可以称为Chiplet。它相当于一个标准化的元件，当这个单独的标准化元件制造完成之后，可以再和其他的功能模块，如存储芯片、应用处理器等封装在一起，做成一个SiP模块，执行复杂的功能。8 m9 t o" \6 S* ^( m5 \
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- O" J. h- h. o9 g- \2 h3 o6 ?& v对此，半导体专家莫大康指出，人们在不断探索采用多芯片异构集成的方式，把一颗复杂的芯片分解成若干个子系统，其中一些子系统可以实现标准化，然后就像IP核一样把它们封装在一起。Chiplet或许将成为未来芯片制造当中一个重要的发展方向。
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产业结构竞合中发展; G9 F$ U7 U q
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5 i1 @0 |6 I+ Q- K) Q+ ^' p& Y4 J除了技术上的演进，先进封装的发展对半导体产业结构也在产生新的影响。技术大会上，台积电表示，其封装平台“3DFabric”划分为两个部分，“前端”封装技术和“后端”封装技术。
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- L$ D# q3 @- l: g3 F/ t按照台积电定义，诸如CoW(chip-on-wafer)和WoW(wafer-on-wafer)等前端芯片堆叠技术统称为“SoIC”，即集成芯片系统(System of Integrated Chips)。这些技术的目标是在前道工艺部分，即将硅片堆叠在一起。而后端芯片3D封装包括InFo(Intergrated Fan-Out)和COWoS(Chipon Wafer on Substrate)等技术，它们可以在后道工艺中实现不同异质芯片的3D堆叠。
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在传统封装技术向先进封装演进的过程中，就有人提出“中道工艺”的概念，使传统上前段晶圆制造工艺与后段封装工艺的界线逐渐模糊。随着台积电将先进封装进一步划分为“前端”封装技术和“后端”封装技术，晶圆制造与封装的界线将进一步被打破，对于原有设计、制造、封测的产业结构将产生新的影响。" }" _/ p i* q H! b: t4 N$ w( ]
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莫大康指出，将来很难清楚划分前段晶圆制造工艺与后段封装。比如Chiplet就是一种单元库，谁有需要谁就可以调用。对于从业者来说，晶圆厂也在做封装。如果我们的封装厂只停留在封装阶段，不懂晶制造、不懂设计，恐怕封装也很难搞好，将无法适合未来的竞争形势。
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包旭升也认同这样的发展趋势。“2.5D和3D封装中涉及到许多技术，实际上是前段工艺的一种延续，而晶圆厂在前段环节是有技术优势的，比如硅转接板(Si TSV Interposer)封装、3D微凸块micro-bumps，或者晶圆的Wafer to Wafer高密度连接。而我们后道封装厂商的优势在于异质异构的集成。晶圆厂在2.5D和3D技术领域的开发，对我们确实有一定影响，因为他们能够利用自身优势，在中道晶圆级环节延续竞争力。但是作为封装厂，我们也有在2.5D和3D后道封装领域的经验积累和技术壁垒。另外，从供应链角度考虑，很多客户还是期待专业化的分工，希望晶圆厂专注做好芯片，封装再单独找其他厂商来做。”包旭升说。
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4 ^3 i9 J$ d7 M: b/ c5 z- T8 k未来，随着技术的发展，制造与封装的竞合关系也在不断演进当中。 |
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发表于 2021-9-2 14:23
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