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创龙科技(Tronlong)最新推出的 DSP + ZYNQ评估板TL6678ZH-EVM，由核心板和底板构成，核心板(SOM-TL6678ZH)集成了C6678和Zynq-7045/7100两款不同架构的处理器。
那么这款DSP + ZYNQ核心板，是如何实现核间通讯呢？ , l1 ^* v; M7 t5 G
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核心板简介 8 U6 t0 ?$ C) W/ @' r& h' Q
SOM-TL6678ZH是一款基于TI KeyStone架构C6000系列TMS320C6678八核C66x定点/浮点DSP，以及Xilinx Zynq-7000系列XC7Z045/XC7Z100 SoC处理器设计的高端异构多核工业级核心板。TMS320C6678每核心主频可高达1.25GHz，XC7Z045/XC7Z100集成PS端双核 ARM Cortex-A9 + PL端Kintex-7架构28nm可编程逻辑资源。核心板内部DSP与ZYNQ通过SRIO通信总线连接，并通过工业级高速B2B连接器引出千兆网口、PCIe、HyperLink、EMIF16、USB、CAN、UART、GTX等通信接口。 
本文主要介绍DSP + ZYNQ基于SRIO的通信案例。 案例源码、产品资料（用户手册、核心板硬件资料、产品规格书）可私聊获取
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1.SRIO简介 SRIO(Serial Rapid I/O)是高速串行RapidIO通信接口，常用于DSP与DSP、DSP与FPGA之间的数据高速传输。SRIO引脚占用数量少，支持多点传输，速率可配置为1.25Gbps、2.5Gbps、3.125Gbps和5Gbps。 SRIO包含三层结构协议，即物理层、传输层、逻辑层。 （1） 逻辑层：定义包的类型、大小、物理地址、传输协议等必要配置信息。 （2） 传输层：定义包交换、路由和寻址规则，以确保信息在系统内正确传输。 （3） 物理层：包含设备级接口信息，如电气特性、错误管理数据和基本流量控制数据等信息。 RapidIO体系结构如下：
) H, L7 H# n3 ~2.SRIO通信案例 1.1 案例功能 评估板DSP端和ZYNQ PL端进行SRIO通信测试，并统计读写速率。评估板DSP端作为Initiator，评估板ZYNQ PL端作为Target。SRIO默认配置为x4模式，每个通道速率5Gbps，并分别使用NWRITE + NREAD和SWRITE + NREAD模式进行测试。ZYNQ PL端使用一个36Kbit的BRAM作为设备存储空间，将DSP端发送的过来数据储存至BRAM。 2 |8 L3 e1 L" C* O
1.2 案例测试 先加载运行ZYNQ PL端程序，再运行DSP端程序，CCS Console窗口将打印测试结果。 NWRITE + NREAD模式：NWRITE = 12.50Gbps NREAD = 7.74Gbps SWRITE + NREAD模式：SWRITE = 12.49Gbps NREAD = 7.74Gbps 2 @% V' b& c% ^0 c, T
备注：由于写测试仅统计发送数据至SRIO FIFO的时间，读测试统计发送读请求并等待Target发送数据完成的时间，因此写速率将比读速率高。 2.3关键代码 2.3.1 DSP工程 （1） 程序配置说明。 （3） 以NWRITE + NREAD和SWRITE + NREAD模式进行SRIO通信测试，单次读写大小为transfer_size，单位为Byte。w_format_type写格式类型在main函数中调用srio_test()传入。 （4） SRIO写测试流程。 （5） SRIO读测试流程。
8 H4 z/ z% P# g2 e" w0 `: K2.3.2 ZYNQ工程 （1） 端口定义。 （2） 使用STARTUPE2原语提供的EOS作为系统复位信号,CFGMCLK(65MHz)作为系统时钟。 （3） 例化Serial RapidIO Gen2 IP核。
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其中Serial RapidIO Gen2 IP核输出的log_clk为125MHz。 4）调用srio_response_gen模块，其接口与Serial RapidIO Gen2 IP核连接。 SRIO详细开发说明请参考产品光盘“6-开发参考资料\TI官方参考文档\”目录下的《Serial Rapid IO (SRIO) User Guide.pdf》文档。 8 k/ [ D) f d7 C' j0 D6 E
备注：关于本案例涉及的IP核、模块的配置详细说明，可下载产品资料进行查看。
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发表于 2021-4-21 11:00
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