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4片DDR3等长分组请教,急急急

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1#
发表于 2018-3-16 11:05 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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x
没有做过DDR3的PCB Layout 查了一些资料  请教几个问题:如图  单片分组:数据组1  数据组2   地址命令控制时钟一组  0 Q; Z, b9 g$ I! o4 d8 }/ ?
问题1: 单片中数据组1和数据组2之间需要误差要控制多少?
$ }$ a) X* E+ s# @! ^6 H% e8 b6 W问题2: 地址命令控制时钟组内等长误差控制多少?
/ V! J8 V: H3 s) C4 s问题3: 地址命令控制时钟组合数据组间等长误差控制多少?2 {6 K7 o% X2 F1 K- H8 s
问题4: 每片DDR3之间是否有等长要求?& L/ n4 q$ O1 H2 O" \& x
望大神们指教  感谢!
7 ~6 E: m6 K; P. X

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发表于 2018-3-16 11:45 | 只看该作者
本帖最后由 這侽孓譙悴丶 于 2018-3-16 17:24 编辑 + W0 h: C6 X0 T' |4 \" n! E
trocipek 发表于 2018-3-16 11:21
) ~" W0 Z/ G: ~  G9 N3 w4片DDR3走菊花链。9 h! o4 N# m: M! w+ c: y$ w1 K  j
1. 空间足够,一起等长,控制不了200mil以内。
: H  K1 G' y& ~3 d: C& O3 Q6 t2.组内等长。5mil
1 \0 K" H- F- E  s1 ]
问题1:单片DDR3的两组数据线为一个组一起等长,等长误差+/-25mil,数据组1和数据组2都要各自同组同层;: T0 F; S* `3 o) p% n" {

: C/ a& S* O; {4 Y) K' i& J问题2:地址命令控制时钟组内等长误差+/-50mil;: s- A, Z6 {1 X9 z( N) b
. E9 Y2 ?" E% b) a
问题3:在芯片规格书没有特殊要求下,地址命令控制时钟组合与数据组间无需等长;& a* y7 v* {, y" w) B; u% X
$ L7 c  b& Y. Y- T# B" E! V
问题4:多颗DDR3各组数据线各自同组同层,组内误差+/-25mil,在没有特殊要求情况下各组之间无需等长;, m; V7 e; I( f2 V. n6 B
" t% t& C4 g$ W
数据线和地址线都必须有完整的参考平面,电源在电源层切割处理;DQS和CLK对内等长+/-5mil。如果芯片有Pin Delay,等长的时候还必须将Pin Delay加入等长里面去;
) _' {* W2 l" V
9 h4 a( t3 p1 \至于地址线是走T型拓扑还是走Fly-By就得看CPU芯片是否支持读写平衡了,2-4片走T或Fly-By对信号影响不大,在不清楚CPU芯片是否支持读写平衡的情况下优先走T型拓扑,若要走Fly-By需提前确认CPU芯片支持读写平衡;8颗以上若芯片支持读写平衡,建议走Fly-By,如果芯片不支持读写平衡,那只能走T型拓扑了;# [4 K2 G9 i: C3 s

: X+ ^5 `2 u; B. _8 f仅供参考!
; r7 p$ D6 z; O9 x/ s6 Z

点评

明白了 多谢大神  详情 回复 发表于 2018-3-16 11:46

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发表于 2018-3-16 14:52 | 只看该作者
具体的等长误差其实是根据你使用的主控芯片DDR Controller的能力来的,DDR Controller内部是可以调整CK、DQS等信号的delay或者说Phase的,这样可以弥补外部走线不等长对Timing造成的影响,DDR Controller调整能力越强对等长的约束就越弱,这部分会涉及到DDR的参数配置。另外,DDR的走线其实除了外部PCB上的走线,还包括IC内部的走线,如BGA封装的一般都会有类似PCB走线的Substrate,Substrate中DDR走线也不一定都是等长的,所以优先还是参考你主控芯片的Layout Guide。当然,等长做的越严格自然越保险。
8 \+ @: _* o. _2 M4 p

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哦哦!谢谢!  详情 回复 发表于 2018-3-16 15:50
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    2#
    发表于 2018-3-16 11:20 | 只看该作者
    要求说的很明白了。。

    点评

    图上要求是我自己写的  详情 回复 发表于 2018-3-16 11:42
  • TA的每日心情
    郁闷
    2024-9-18 15:54
  • 签到天数: 2 天

    [LV.1]初来乍到

    3#
    发表于 2018-3-16 11:21 | 只看该作者
    4片DDR3走菊花链。6 c. \' A; Q9 B4 s& p" n+ c4 w
    1. 空间足够,一起等长,控制不了200mil以内。+ a- N; x3 M8 N9 N
    2.组内等长。5mil
    6 T& y5 h/ q+ a0 p3.走菊花链控制不了。地址线坑定比数据组线长很多。不需控制
    , d/ S8 h$ h& f+ q( d4.4片DDR中的数据组按照1来做。
    1 ]  u# f# {1 ^" o) a! K, I 有大神可以看看这么处理是否可以。

    点评

    多谢指教,两片DDR的数据线不需要等长吧?  详情 回复 发表于 2018-3-16 11:45
    问题1:单片DDR3的两组数据线为一个组一起等长,等长误差+/-25mil,数据组1和数据组2都要各自同组同层; 问题2:地址命令控制时钟组内等长误差+/-50mil; 问题3:在芯片规格书没有特殊要求下,地址命令控制时  详情 回复 发表于 2018-3-16 11:45
    牛  详情 回复 发表于 2018-3-16 11:42

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    4#
    发表于 2018-3-16 11:42 | 只看该作者
    trocipek 发表于 2018-3-16 11:21. j" U# [2 h" i: Z; q6 d
    4片DDR3走菊花链。/ h9 B2 b4 Q4 k/ K
    1. 空间足够,一起等长,控制不了200mil以内。
    - `8 V# F4 }$ D& D1 i2.组内等长。5mil
    , M% b3 H+ O0 _2 q( b$ F) Z8 z2 C

    ( w" T4 s+ X; e% G, o

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    5#
     楼主| 发表于 2018-3-16 11:42 | 只看该作者
    yangjinxing521 发表于 2018-3-16 11:20
    1 ?6 J* k- x. f/ G$ r% s) H要求说的很明白了。。

    ; J9 W) n- J; _图上要求是我自己写的
    * U# w. d1 r$ Y

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    7#
     楼主| 发表于 2018-3-16 11:45 | 只看该作者
    trocipek 发表于 2018-3-16 11:21
    & M; w: {& B, N/ e3 I8 q7 i$ a' k4片DDR3走菊花链。6 h1 t( m: F# n# k
    1. 空间足够,一起等长,控制不了200mil以内。5 b( T5 @* g7 P! p$ t: F
    2.组内等长。5mil

    3 Y6 Z2 ]& o8 ?8 w0 ~4 |! {' y多谢指教,两片DDR的数据线不需要等长吧?
    # D- |- h/ ?$ [4 E2 [. `- k

    点评

    参考 大神,写的很详细。  详情 回复 发表于 2018-3-16 12:06

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    8#
     楼主| 发表于 2018-3-16 11:46 | 只看该作者
    這侽孓譙悴丶 发表于 2018-3-16 11:455 I. F9 }' H% o% o0 O7 u7 n
    问题1:单片DDR3的两组数据线为一个组一起等长,等长误差+/-25mil,数据组1和数据组2都要各自同组同层;# ~" h' a5 {) |) p  K
    ...
    & R" \+ s9 o; E. q4 t/ }
    明白了  多谢大神% X) P* `/ y: M6 G) r% ~& d
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    [LV.1]初来乍到

    9#
    发表于 2018-3-16 12:06 | 只看该作者
    liuchao6102616 发表于 2018-3-16 11:45* v' Q9 u; d& {, \& X  y
    多谢指教,两片DDR的数据线不需要等长吧?

    % K1 {$ E7 W0 {+ o8 h2 k: X) y参考 大神,写的很详细。4 m* S& I- |. ]- H2 L
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    11#
    发表于 2018-3-16 15:45 | 只看该作者
    楼上大神们都说的很正确

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    12#
     楼主| 发表于 2018-3-16 15:50 | 只看该作者
    下雨天睡觉 发表于 2018-3-16 14:523 n) X* f7 ?& Y1 Z+ v: [  T
    具体的等长误差其实是根据你使用的主控芯片DDR Controller的能力来的,DDR Controller内部是可以调整CK、DQ ...

    9 ~3 C8 @0 O% O3 j) [' m哦哦!谢谢!
    % c$ {* B" K# q1 i& z7 Z6 d

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    13#
    发表于 2018-3-16 17:29 | 只看该作者
    最好可以拿到主芯片的guide line,里边有详细说明
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