4片DDR3等长分组请教，急急急

liuchao6102616 · 发表于 2018-3-16 11:05

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没有做过DDR3的PCB Layout 查了一些资料请教几个问题：如图单片分组：数据组1 数据组2 地址命令控制时钟一组
问题1：单片中数据组1和数据组2之间需要误差要控制多少？
问题2：地址命令控制时钟组内等长误差控制多少？
问题3：地址命令控制时钟组合数据组间等长误差控制多少？
问题4：每片DDR3之间是否有等长要求？
望大神们指教感谢！

這侽孓譙悴丶 · 发表于 2018-3-16 11:45

本帖最后由這侽孓譙悴丶于 2018-3-16 17:24 编辑

trocipek 发表于 2018-3-16 11:21
) ~" W0 Z/ G: ~ G9 N3 w4片DDR3走菊花链。9 h! o4 N# m: M! w+ c: y$ w1 K j
1. 空间足够，一起等长，控制不了200mil以内。
: H K1 G' y& ~3 d: C& O3 Q6 t2.组内等长。5mil

问题1：单片DDR3的两组数据线为一个组一起等长，等长误差+/-25mil，数据组1和数据组2都要各自同组同层；

问题2：地址命令控制时钟组内等长误差+/-50mil；

问题3：在芯片规格书没有特殊要求下，地址命令控制时钟组合与数据组间无需等长；

问题4：多颗DDR3各组数据线各自同组同层，组内误差+/-25mil，在没有特殊要求情况下各组之间无需等长；

数据线和地址线都必须有完整的参考平面，电源在电源层切割处理；DQS和CLK对内等长+/-5mil。如果芯片有Pin Delay，等长的时候还必须将Pin Delay加入等长里面去；

至于地址线是走T型拓扑还是走Fly-By就得看CPU芯片是否支持读写平衡了，2-4片走T或Fly-By对信号影响不大，在不清楚CPU芯片是否支持读写平衡的情况下优先走T型拓扑，若要走Fly-By需提前确认CPU芯片支持读写平衡；8颗以上若芯片支持读写平衡，建议走Fly-By，如果芯片不支持读写平衡，那只能走T型拓扑了;

仅供参考！

下雨天睡觉 · 发表于 2018-3-16 14:52

具体的等长误差其实是根据你使用的主控芯片DDR Controller的能力来的，DDR Controller内部是可以调整CK、DQS等信号的delay或者说Phase的，这样可以弥补外部走线不等长对Timing造成的影响，DDR Controller调整能力越强对等长的约束就越弱，这部分会涉及到DDR的参数配置。另外，DDR的走线其实除了外部PCB上的走线，还包括IC内部的走线，如BGA封装的一般都会有类似PCB走线的Substrate，Substrate中DDR走线也不一定都是等长的，所以优先还是参考你主控芯片的Layout Guide。当然，等长做的越严格自然越保险。

yangjinxing521 · 发表于 2018-3-16 11:20

要求说的很明白了。。

trocipek · 发表于 2018-3-16 11:21

4片DDR3走菊花链。
1. 空间足够，一起等长，控制不了200mil以内。
2.组内等长。5mil
3.走菊花链控制不了。地址线坑定比数据组线长很多。不需控制
4.4片DDR中的数据组按照1来做。
有大神可以看看这么处理是否可以。

a2251247 · 发表于 2018-3-16 11:42

trocipek 发表于 2018-3-16 11:21. j" U# [2 h" i: Z; q6 d
4片DDR3走菊花链。/ h9 B2 b4 Q4 k/ K
1. 空间足够，一起等长，控制不了200mil以内。
- `8 V# F4 }$ D& D1 i2.组内等长。5mil

牛

liuchao6102616 · 发表于 2018-3-16 11:42

yangjinxing521 发表于 2018-3-16 11:20
1 ?6 J* k- x. f/ G$ r% s) H要求说的很明白了。。

图上要求是我自己写的

liuchao6102616 · 发表于 2018-3-16 11:45

trocipek 发表于 2018-3-16 11:21
& M; w: {& B, N/ e3 I8 q7 i$ a' k4片DDR3走菊花链。6 h1 t( m: F# n# k
1. 空间足够，一起等长，控制不了200mil以内。5 b( T5 @* g7 P! p$ t: F
2.组内等长。5mil

多谢指教，两片DDR的数据线不需要等长吧？

liuchao6102616 · 发表于 2018-3-16 11:46

這侽孓譙悴丶发表于 2018-3-16 11:455 I. F9 }' H% o% o0 O7 u7 n
问题1：单片DDR3的两组数据线为一个组一起等长，等长误差+/-25mil，数据组1和数据组2都要各自同组同层；# ~" h' a5 {) |) p K
...

明白了多谢大神

trocipek · 发表于 2018-3-16 12:06

liuchao6102616 发表于 2018-3-16 11:45* v' Q9 u; d& {, \& X y
多谢指教，两片DDR的数据线不需要等长吧？

参考大神，写的很详细。

980155498cai · 发表于 2018-3-16 15:45

楼上大神们都说的很正确

liuchao6102616 · 发表于 2018-3-16 15:50

下雨天睡觉发表于 2018-3-16 14:523 n) X* f7 ?& Y1 Z+ v: [ T
具体的等长误差其实是根据你使用的主控芯片DDR Controller的能力来的，DDR Controller内部是可以调整CK、DQ ...

哦哦！谢谢！

tago · 发表于 2018-3-16 17:29

最好可以拿到主芯片的guide line，里边有详细说明

changjinling · 发表于 2018-3-16 17:45

学习了

Jason_XBZXa · 发表于 2018-3-17 15:45

学习拉。

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