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版图经验总结1 查看捕捉点设置是否正确.08工艺为0.1,06工艺为0.05,05工艺为0.025.
$ X/ m$ ~) `# L0 B& T+ u/ r( u8 W2 Cell名称不能以数字开头.否则无法做DRACULA检查.
$ N m* V$ Q+ ?* O; g3布局前考虑好出PIN的方向和位置
# I+ S8 Q; a/ X% W! D) S" _( Q% M4布局前分析电路，完成同一功能的MOS管画在一起
1 L/ } B7 E7 }& c P0 f$ ]5对两层金属走向预先订好。一个图中栅的走向尽量一致，不要有横有竖。
: I# |0 x$ b3 Q0 @2 K6对pin分类,vdd,vddx注意不要混淆,不同电位(衬底接不同电压)的n井分开混合信号的电路尤其注意这点. 7 在正确的路径下(一般是进到~/opus)打开icfb.
/ o( q$ b# M" g4 i1 b' z( b M% L8更改cell时查看路径,一定要在正确的library下更改,以防copy过来的cell是在其他的library下,被改错. 9将不同电位的N井找出来.$ G% n8 L4 n! x3 \6 D
10 更改原理图后一定记得check and save
% K7 u3 j! h! w* d2 C+ {$ s. ^4 p; c11 完成每个cell后要归原点
7 X, s5 I. d+ G) w% e2 |12 DEVICE的
& x1 W9 G6 q% o3 J1 m, t5 p个数
4 I+ H6 Z! l3 M5 e. W是否和原理图一至(有并联的管子时注意)；各DEVICE的尺寸是否和原理图一至。一般在拿到原理图之后，会对布局有大概的规划，先画DEVICE，(DIVECE之间不必用最小间距,根据经验考虑连线空间留出空隙)再连线。画DEVICE后从EXTRACTED中看参数检验对错。对每个device器件的各端从什么方向,什么位置与其他物体连线, g5 V- m5 u+ X9 ]1 E- p) h
必须" ^9 x/ {7 ]8 G$ U
先有考虑(与经验及floorplan的水平有关).
& |' o1 ]' A# h% p, I13 如果一个cell调用其它cell，被调用的cell的vssx,vddx,vssb,vddb如果没有和外层cell连起来，要打上PIN,否则通不过diva检查.尽量在布局低层cell时就连起来。6 P/ ^# q; f7 E* d1 E; S# k
14 尽量用最上层金属接出PIN。
2 W0 \9 U3 m: Y) u* A' i$ Q, i( G" ^ L15 接出去的线拉到cell边缘,布局时记得留出走线空间.
; l6 V. }$ Y6 p' ~& H9 y0 y16 金属连线不宜过长；) R/ [1 W5 e, K- Q. M
17 电容一般最后画，在空档处拼凑。3 ~: T0 e9 l$ j0 f
18 小尺寸的mos管孔可以少打一点.% V3 L, h, ? J
19 LABEL标识元件时不要用y0层，mapfile不认。
6 x8 i! y2 v( L: y9 e, S20 管子的沟道上尽量不要走线;M2的影响比M1小.
, q, G6 B& R7 v. e& ^' a* _" V21 电容上下级板的电压注意要均匀分布；电容的长宽不宜相差过大。可以多个电阻并联.
7 \& ^4 Z/ x8 \+ m3 t2 C! }% M22 多晶硅栅不能两端都打孔连接金属。( Q1 B" q* F- m* Z
23 栅上的孔最好打在栅的中间位置.- `) j6 E; g. d
24 U形的mos管用整片方形的栅覆盖diff层,不要用layer generation的方法生成U形栅.6 W6 d9 v. Z4 S; O
25 一般打孔最少打两个9 n" t8 t; X6 q* r
26 Contact面积允许的情况下,能打越多越好,尤其是input/output部分,因为电流较大.但如果contact阻值远大于diffusion则不适用.传导线越宽越好,因为可以减少电阻值,但也增加了电容值.
4 q0 D5 n5 V: v3 o27 薄氧化层是否有对应的植入层
" X) w+ u& {" A28 金属连接孔可以嵌在diffusion的孔中间.
7 }9 q' J9 W2 |9 W6 @& `29 两段金属连接处重叠的地方注意金属线最小宽度
5 v; T/ j4 Z) u% N" y' _% B30 连线接头处一定要重叠，画的时候将该区域放大可避免此错误。
" ]1 P1 z2 I1 ?' d6 @. x Q$ b31 摆放各个小CELL时注意不要挤得太近，没有留出走线空间。最后线只能从DEVICE上跨过去。+ d% Y- W2 Q* U+ v$ D
32 Text2,y0层只是用来做检查或标志用,不用于光刻制造.. \) R1 X8 I8 F4 Z. L4 q
33 芯片内部的电源线/地线和ESD上的电源线/地线分开接;数模信号的电源线/地线分开。4 ?" S1 i G! v" v; o3 Y9 D
34 Pad的pass窗口的尺寸画成整数90um.4 Y) e( y8 u& n2 J! y
35 连接Esd电路的线不能断，如果改变走向不要换金属层
+ d1 i) }2 C+ ?: {36 Esd电路中无VDDX,VSSX,是VDDB,VSSB.
( g5 A( \ l/ Q/ b2 ]0 j37 PAD和ESD最好使用M1连接，宽度不小于20um;使用M2连接时,pad上不用打VIA孔,在ESD电路上打。9 @/ q! g- I" v9 B" [9 e+ f. s" `+ X
38 PAD与芯片内部cell的连线要从ESD电路上接过去。
/ f/ z+ X. X9 \2 x0 V39 Esd电路的SOURCE放两边，DRAIN放中间。9 _4 M e4 g) U1 Z( w/ Q$ o$ H
40 ESD的D端的孔到poly的间距为4,S端到poly的间距为^+0.2.防止大电流从D端进来时影响poly.6 j9 h! ^% _: [% o; U" P& ~' c' X* g- L3 Y, q
41 ESD的pmos管与其他ESD或POWER的nmos管至少相距70um以上。( o* I, ^7 ?0 F
42 大尺寸的pmos/nmos与其他nmos/pmos(非powermos和ESD)的间距不够70um时,但最好不要小于50um,中间加NWELL,打上NTAP.9 S, |! y# e( z6 W
43 NWELL和PTAP的隔离效果有什么不同?NWELL较深,效果较好.' ^+ J( y [" ? c2 C+ R% X, V
44 只有esd电路中的管子才可以用2*2um的孔.怎么判断ESD电路？上拉P管的D/G均接VDD,S接PAD;下拉N管的G/S接VSS,D接PAD.P/N管起二极管的作用.
5 n4 z9 n: e8 G1 U45 摆放ESD时nmos摆在最外缘,pmos在内.
+ |% U% L% G4 H y" U8 g; U46 关于匹配电路，放大电路不需要和下面的电流源匹配。什么是匹配？使需要匹配的管子所处的光刻环境一样。
* V" t- Q' D) x9 q2 b$ j x, y匹配分为横向，纵向，和中心匹配。+ A( Q( ^2 @3 ?) W2 |8 Y
1221为纵向匹配，12为中心匹配（把上方1转到下方1时，上方2也达到下方2位置） 21
! @/ C$ ]- A t8 N% [ H, T, v中心匹配最佳。" c* ~) f; \& ?) n7 M9 v8 S
47 尺寸非常小的匹配管子对匹配画法要求不严格.4个以上的匹配管子,局部和整体都匹配的匹配方式最佳.' W2 c9 V# v$ R' A7 f
48 在匹配电路的mos管左右画上dummy,用poly,poly的尺寸与管子尺寸一样,dummy与相邻的第一个poly gate的间距等于poly gate之间的间距.
- u& ^' }) n- W0 p/ F$ W49 电阻的匹配，例如1，2两电阻需要匹配，仍是1221等方法。电阻dummy两头接地vssx。
3 w7 s5 W) c. B3 w50 Via不要打在电阻体,电容(poly)边缘上面.* l( N, q+ r) x1 L( @" A
51 05工艺中resistor层只是做检查用" A7 D5 n+ J/ F( C* Q
52 电阻连线处孔越多,各个VIA孔的电阻是并联关系,孔形成的电阻变小.
5 m6 }- d' S5 m53 电阻的dummy是保证处于边缘的电阻与其他电阻蚀刻环境一样.
5 i3 {' q1 H I& D2 T, E4 q54 电容的匹配，值，接线，位置的匹配。
1 m7 S' N4 o' i- g& ]* D55 电阻连接fuse的pad的连线要稍宽,因为通过的电流较大.fuse的容丝用最上层金属.# |; c/ C! e* i9 { `
56 关于powermos$ A( j6 I' p& a' [9 r
① powermos一般接pin，要用足够宽的金属线接，4 u% g6 b* J9 y) f
② 几种缩小面积的画法。% R" H; s; @/ W" W# A
③ 栅的间距？无要求。栅的长度不能超过100um
; Y( d# v* u, U+ j ~. L57 Power mos要考虑瞬时大电流通过的情况,保证电流到达各处的路径的电阻相差不大.(适应所有存在大电流通过的情况).. r% R" ~, H/ N: r
58 金属层dummy要和金属走向一致，即如果M2横走，M2的dummy也是横走向
9 r$ L/ e$ J6 Y4 y% T& e+ W59 低层cell的pin,label等要整齐,and不要删掉以备后用.3 p/ G3 B, R% b( i, ]0 w5 k
60 匹配电路的栅如果横走，之间连接用的金属线会是竖走，用金属一层，和规定的金属走向一致。
% u. z/ W! h( @# ]61 不同宽度金属连接的影响？整个layout面积较大时影响可忽略.
8 F; Z2 c: G) r6 Q2 l' K/ Q62 输出端节电容要小.多个管子并联,有一端是输出时注意做到这点.& Z. l0 T* n2 ~2 g# i/ d) w
63 做DRACULA检查时,如果先运行drc,drc检查没有完毕时做了lvs检查,那么drc检查的每一步会比lvs检查的每一步快;反之,lvs会比drc快.
, _7 e% p+ m" p. {2 C& S F64 最终DRACULA通过之后在layout图中空隙处加上ptap,先用thin-oxid将空隙处填满,再打上孔,金属宽度不要超过10,即一行最多8个孔(06工艺)7 M+ n, W/ v( C! j3 x
65 为防止信号串扰,在两电路间加上PTAP,此PTAP单独连接VSS PAD.5 T# d+ {, ?: ?: E/ U: f
66 金属上走过的电压很大时,为避免尖角放电,拐角处用斜角,不能走90度度的直角.$ b1 u0 a% y D! g% \2 D' G8 d' z% E
67 如果w=20,可画成两个w=10mos管并联
! M: f8 c' @. ]8 P! @, n68 并联的管子共用端为S端,或D端;串联的管子共用端为s/d端.出错检查:
; l; }9 O2 m" v& t! P0 C69 DEVICE的各端是否都有连线；连线是否正确；- z+ T5 Z. q: S
70 完成布局检查时要查看每个接线的地方是否都有连线，特别注意VSSX，VDDX
& v# K/ N9 p* j' U) n. n- @71 查线时用SHOTS将线高亮显示，便于找出可以合并或是缩短距离的金属线。6 V+ [8 {3 i% c
72 多个电阻（大于两根）打上DUMMY。保证每根电阻在光刻时所处的环境一样，最外面的电阻的NPIM层要超出EPOLY2 0.55 um，即两根电阻间距的一半。% x6 n9 u( `6 l. o0 z5 g4 O' u
73 无关的MOS管的THIN要断开，不要连在一起# z) s% ?& g4 F( z+ c
74 并联的管子注意漏源合并，不要连错线。一个管子的源端也是另一个管子的源端' [; T) A6 g, c6 w1 c5 V x5 o
75 做DRAC检查时最上层的pin的名称用text2标识。Text2的名称要和该pin的名称一样.1 u% Y6 S) s9 s- h# Q% j, G: O
76 大CELL不要做DIVA检查,用DRACULE.
4 Y$ |% K4 H' `+ ?77 Text2层要打在最顶层cell里.如果打在pad上,于最顶层调用此PAD,Dracula无法认出此pin.; K$ }! e, G/ {% Q. u
78 消除电阻dummy的lvs报错，把nimp和RPdummy层移出最边缘的电阻，不要覆盖dummy- [5 H# p" _1 t# R
79 06工艺中M1最小宽度0.8,如果用0.8的M1拐线,虽然diva的drc不报错,但DRACULE的drc会在拐角处报错.要在拐角处加宽金属线.
/ p( w3 K/ O) ]80 最后DRACULA的lvs通过,但是drc没有过,每次改正drc错误前可把layout图存成layout1,再改正.以免改错影响lvs不通过,旧版图也被保存下来了.3 M$ @+ Q7 s1 a0 F
81 Cell中间的连线尽量在低层cell中连完,不要放在高层cell中连,特别不要在最高层cell中连,因为最高层cell的布局经常会改动,走线容易因为cell的移动变得混乱.$ O5 k# s3 g: O1 S2 E4 }9 c' F
82 DRACULA的drc无法检查出pad必须满足pad到与pad无关的物体间距为10这一规则.
& W! C) n: l8 B- \( r& _" E83 做DRACULA检查时开两个窗口,一个用于lvs,一个用于drc.可同时进行,节省时间.容易犯的错误: Q ~2 `* j+ ?' n$ q2 O: u) F
84 电阻忘记加dummy$ x; B8 U0 j j" F% [# B% l. Q
85 使用NS功能后没有复原(选取AS),之后又进行整图移动操作,结果被NS的元件没有移动,图形被破坏.
' H2 x6 c+ T j8 }8 d86 使用strech功能时错选.每次操作时注意看图左下角提示.
1 F7 V$ o3 G1 o/ G! E87 Op电路中输入放大端的管子的衬底不接vddb/vddx.
+ u3 O6 X& d" k88 是否按下capslock键后没有还原就操作' s! M/ i2 H) a
节省面积的途径2 ]: U# C) C( L5 g4 m
89 电源线下面可以画有器件.节省面积.
1 V8 `, U/ V; S( b! V, G# r90 电阻上面可以走线，画电阻的区域可以充分利用。
/ v. C: A5 D4 B% L4 ]# j# ?91 电阻的长度画越长越省面积。( V) Z& J- P3 M) B( F8 G7 g* @ I
92 走线时金属线宽走最小可以节省面积.并不需要走孔的宽度.
1 c: i, H5 ?- b0 a: [( P9 \4 t93 做新版本的layout图时，旧图保存，不要改动或删除。减小面积时如果低层CELL的线有与外层CELL相连，可以从更改连线入手，减小走线面积。
1 x5 j0 [7 ~/ m; T94 版图中面积被device，device的间隔和走线空间分割。减小面积一般从走线空间入手，更改FLOORPLAN* K9 S+ ~: I6 ?1 w
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发表于 2010-12-20 23:14
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