systemSI DDR仿真时参考时钟自动偏移

zw04043007 · 发表于 2021-1-29 09:26

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使用systemSI进行DDR仿真时，[url=]Worst Case Setup/Hold Condition 的结果中显示：[/url] TimingRef was shifted right by 500.501ps from the simulated position for the Worst Case Hold Condition.在[url=]Best Case Eye Height 或者其他模式下又会偏移不同的时间，[/url]
这种参考时钟自动偏移是因为控制器模型是FPGA，还是在systemSI中可以设置？@dzkcool ，杜老师这种情况下我的仿真准确吗？我该怎么设置？

zw04043007 · 发表于 2021-1-29 09:33

本帖最后由 zw04043007 于 2021-1-29 10:20 编辑

blue822180 · 发表于 2022-3-25 16:56

请问，您在仿真DDR的时候，在控制芯片内是否添加电源部分？还是您仿真就是主芯片加上内存颗粒

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[Cadence Sigrity] systemSI DDR仿真时参考时钟自动偏移

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这个BC Eye Height是个什么东西，为什么要减他？

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