一种基于FPGA的直接序列扩频基带处理器

直接序列扩频通信) u, B. Y  F2 R1 ~* r
直接序列扩频通信系统原理框图如图1所示。该处理器由FPGA芯片，完成图1中两虚线框所示的基带信号处理部分。扩频方式为11位barker码扩频，采用自同步加扰技术，支持最大数据速率为1.024Mbps的DBPSK和2.048Mbps的DQPSK两种调制方式，FPGA的主时钟频率为22.528MHz。

设计实现
3 ?2 j- U) c& Q& k该基带扩频处理器包括基带发送信号处理和基带接收信号处理两部分。: b4 T# T) G; ?
发送端实现方案$ s4 n2 P" F- E; R3 _$ z
基带发送处理用FPGA实现，包括接收数据的加扰、串/并转换、差分编码、频谱扩展、脉冲成型和时序控制等电路模块，其总体实现方案如图2所示。
3 Z( S' q) Q. T数据加扰6 k1 C- V9 O" }& p9 `
本设计采用解扰时不需要复杂同步的自同步加扰技术，扰码器由7阶线性反馈移位寄存器构成。
! H& F1 I0 b* w' Q  g串/并转换
) ~' F7 T6 h2 h该基带处理器支持DBPSK和DQPSK两种调制方式。当工作在BPSK方式时，数据以bit为单位进行处理，I/Q路数据相同。工作在DQPSK方式时，传输数据以相邻的两bit为单位进行处理，其中奇数bit进入I通道，偶数bit进入Q通道，完成串/并转换的功能。
; z7 c% J9 @9 ^, {; s5 V差分编码
: q/ e9 ]) n: s+ Z& h差分编码使PSK信号变成DPSK信号，以克服“相位模糊”问题。差分编码方案取决于调制方式是BPSK还是QPSK。当采用BPSK方式时，编码运算比较简单：输出bit(k)由输入bit(k)异或输出bit(k-1)得到；采用QPSK方式时，因为四种可能的前一输出状态和四种可能的当前输入状态可以确定十六种输出状态，所以差分运算方案比采用BPSK复杂的多，其编码方案如表1所示。
( ]2 {! M3 `2 u频谱扩展+ @* A( e9 @  Z( J% ~% a8 J; X
本设计选用自相关特性非常好的11位barker码作为扩频码，通过barker码和编码后的输出数据进行模二加实现扩频调制，1.024Mbps 的I/Q路数据，经11.268Mbps的barker码扩频后变成11Mbps。
/ R' v  D) C7 X  Y7 F% r# y脉冲成型) i3 Q4 j" n" T
为了更适合于信道传输的要求，需要经过波形成型后以压缩频带，减小码间干扰，同时使信号能量更加集中，增强信噪比。本设计采用一个滚降系数a=0.22的升余弦FIR数字滤波器完成I/Q路信号的成型，经成型后的I/Q路数据作为基带处理器发送端的输出数据送往外部调制器进行下一步处理。
! z7 P8 t& G( ?: b5 i+ W4 a) F. r接收端实现方案
3 ?& J6 X9 `- w基带接收处理同样用FPGA实现，包括AGC处理、前端处理(FEC)、数字匹配滤波器(DMF)、捕获跟踪、差分解调和自动频率控制、并/串转换和解扰，以及时序控制等电路模块(见图3)。  E( O( m+ A8 f1 I  j
基带AGC处理% `# h; A; ?1 l7 [8 {, |
AGC处理模块通过误差估计、低通积分和能量调整，并经D/A转换和滤波，调整接收信号的能量，使A/D转换输入的信号保持最佳的电平值。必须注意，AGC环路是一个慢跟踪环路，不提供信号能量快速抖动的增益调整。
2 C, x6 n7 h% T  a- z4 k  j, R3 o前端处理3 y  k; t7 q4 q+ e  O' o/ v
前端处理电路由量化比特数转化和平滑处理两部分电路组成。8 u8 {3 P, o/ x# F& }& _+ t
本文选用Maxim公司的MAX1198实现A/D转换，其量化比特数为8bit。量化比特数超过3bit时，输出信噪比仅有2dB的较小差距。鉴于此，为避免硬件成本太高，用量化比特数转化电路将8bit表示的量化电平转化为3bit表示。
: x1 y# W) p- H9 t( E9 z平滑处理电路利用PN码的游程分布特性，使DMF相关峰变得更加尖锐，有利于跟踪数据的变化，也充分利用了信号能量，经平滑处理后进入DMF的数据为(rk+rk-1)/2。+ W0 ^* S( ^, l7 M) e9 g3 j
捕获和跟踪( m9 a* F4 g  ?" @
扩频序列的同步包括相位捕捉和相位跟踪，序列的捕捉完成后，尽管两相位达到一致，但是由于噪声、扩频序列时钟漂移等，将会使相关峰的位置出现偏差，因此，本设计利用最大峰值的跟踪处理电路实现精确的扩频码同步。' l+ d. L3 b, ?, U% Y. k" X- f
实际系统中，由于振荡源频率漂移及多普勒频移的影响，相关峰的位置会发生变化，为了对数据符号进行有效的跟踪，该基带处理器实现了一种“飞轮电路”(flywheel circuit)。它根据前一次成功检测到的峰值脉冲，自动为后一个峰值脉冲在时间上设置一个“窗口”，它大约距上次脉冲一个符号时间，而宽度为前后各占一个基带采样时间。如果“窗口”中没有检测到相关峰，则该电路会自动插入一个符号时钟脉冲，完成补脉冲的作用；如果“窗口”中检测到相关峰，则认为是第二个符号相关峰，即开窗后，只对窗中的相关峰值进行检测，而窗口外的峰值则被当作噪声消掉，完成消脉冲的作用。
+ t7 r0 n! z$ D0 {, ?由于噪声和扩频序列自相关函数的影响，相邻码周期会出现相关峰的“托尾效应”，即窗中有多个大于门限1的相关值。为了跟踪，这个电路在窗中的峰值脉冲中选择最高的一个作为相关峰，并把该时刻作为下一个符号的起始时刻。此外，飞轮电路还通过计数实现同步检测和跟踪过程中的失步检测功能。
7 z3 W* P6 A: O7 N$ Q对于QPSK信号，有两种解调方式；相干解调(极性比较法)和差分相干解调(相位比较法)，一般相干解调比差分相干解调性能要好一些，但需要载波恢复电路。本设计采用差分相干解调，把前一信号延时后作为参考信号进行相干解调，不需要专门的相干载波。如图4所示，该模块包括相位翻转、DPSK差分解调、数字鉴相、环路滤波及数控振荡器(NCO)单元。I/Q路相关值在数字鉴相器中完成鉴相运算，经环路滤波后产生自动频率控制字，控制压控振荡器的输出，调整由于频率漂移造成的相位波动。
, @; M) C: h. y5 Q相邻符号的“点积(dot)”和“叉积(cross)”是DPSK解调和鉴相的基本运算。设Ik、Qk表示当前符号的I/Q路相关值，Ik-1、Qk-1表示前一符号的I/Q路相关值，则：# D4 A- l& F' b" D8 a) c8 H0 c( ~
Dot(k)=Ik×Ik-1+Qk×Qk-1和 Cross(k)=Qk×Ik-1-Qk-1×Ik2 y. ~7 l6 ?* |# i$ f
对于DBPSK调制，只根据Dot(k)的符号即可判决输出数据，若Dot(k)>0，则判为‘1’，若Dot(k)<0，则判为‘0’。
  V: k7 o4 Z4 G7 D5 r5 ?' W对于p/2-DQPSK调制，为了使解调的判决边界和Dot(k)与Cross(k)的符号一致，通常在计算Dot(k)与Cross(k)时相对于前一码元引入±45°的固定相位翻转，使相邻码元间的相位偏移变成45°、135°、225°和315°。在该基带处理器中，相位翻转模块通过对I/Q路相关值做如下变换实现+45°的相位翻转：
* D, l8 U% s$ o- A2 G) LIrot(k)=[I(k)-Q(k)]/2和Qrot(k)=[I(k)+Q(k)]/2
& s1 s" r7 L4 \8 G' B: d对于p/4-DQPSK调制，由于调制时在两个连续符号之间插入了一个45°的相位，因此，解调p/4-DQPSK信号时，不需要进行相位翻转。

结语5 a, ]: N/ Z* @) @0 m: b
本文介绍了一种基于FPGA的DS扩频基带处理器，整个基带信号的处理由一片Altera公司的EP1K50QC208-3芯片完成，缩减了电路的体积，同时提高了电路的稳定性。