speed 2000 DDR仿真最后一步报错了

Larson · 发表于 2021-12-19 14:37

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本帖最后由 Larson 于 2021-12-19 14:38 编辑

用sigrity speed 2000 DDR仿真，最后一步报错了。有大佬帮忙指点一下吗？

awesome · 发表于 2021-12-21 17:23

我也遇到这样的问题，请大佬一起帮看看

mafuquan2009 · 发表于 2022-8-30 14:43

警告:找不到中间文件“E: 1 pcb) SIPIV2 TEST_BOARD_V1_demo (TEST_BOARD_V1_demo_DDR) Sim1_LT)网611年spmodel.sp”。一个可能的原因是，在设置模拟选项之后，网络选择被更改了。1. 设置模拟选项后，请勿更改网络选择。2. 如果您确实更改了网络选择，请检查工作流程并再次保存模拟选项。

Lewis_2025 · 发表于 2025-4-24 19:44

查看报错文件，修改模型

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[Cadence Sigrity] speed 2000 DDR仿真最后一步报错了

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