DDR走线阻抗与跨岛

a2251247 · 发表于 2018-8-25 22:05

EDA365欢迎您登录！

您需要登录才可以下载或查看，没有帐号？注册

x

两片DDR时，DDR线走内层到底需要注意些什么，内层走线参考上下两层，阻抗50欧姆，但是很多参考板子上下两层都有走线，那怎么控制阻抗？而且还“跨岛”了，这也没事吗？

這侽孓譙悴丶 · 发表于 2018-8-25 23:38

a2251247 发表于 2018-8-25 22:16! C) @# s' m1 ?. y* m1 j
你的意思是不用上下两层都完整，其中有一层完整就不存在跨岛？但是阻抗怎么控制呢，计算模型时候不是选 ...

一般信号参考以距离近的平面为主，比如，常规的6层板叠层：TOP-GND02-ART03-ART04-POWER05-BOTTOM，这种6层板的叠层是最常见的，一般ART03和ART04之间为CORE芯板，厚度相对比较厚，ART03以GND02为参考平面，ART04以POWER05为参考平面。ART03和ART04为相邻走线层，走线的时候尽量错开走，尽量避免走线长距离平行或重合，以免引起信号间的串扰！

stefan2018 · 发表于 2018-8-30 03:56

准确的说也不用整层都铺地层或电源层，只要在时钟线，DQ, DQS 正上方和正下方覆盖住就行了。因为高频信号的回流路径是阻抗最小，即信号线的正下方或正上方，一般以离布线层厚度最近的铺铜层为回流路径。所以离布线层厚度最近应定义为地层。另外一边向上边這侽孓譙悴丶& junziyoufeng 说的一样，最好布电源层或地层，不建议布信号层。都是局部铺铜，正上方和下方，不用整层铺。具体可上网找设计指南，一般都是Mrcron的。有很多，对布线很有帮助。DDR2布线都应该问题不大。DDR3, DD4 如果不按照手册上给的规定的数据的话，很容易有信号完整性问题，另外电源设计时也要注意最大目标阻抗和波纹噪声。最好有电源完整性和信号完整性的软件进行模拟。

這侽孓譙悴丶 · 发表于 2018-8-25 22:07

需要有一个完整的参考平面

a2251247 · 发表于 2018-8-25 22:16

這侽孓譙悴丶发表于 2018-8-25 22:07 I/ S; F' E3 l5 n; t7 E1 G
需要有一个完整的参考平面

你的意思是不用上下两层都完整，其中有一层完整就不存在跨岛？但是阻抗怎么控制呢，计算模型时候不是选择上下两层都是完整平面才可以吗

seanyeh · 发表于 2018-8-27 07:01

這侽孓譙悴丶发表于 2018-8-25 23:38 R- z8 H) W: j! Z& o6 T
一般信号参考以距离近的平面为主，比如，常规的6层板叠层：TOP-GND02-ART03-ART04-POWER05-BOTTOM，这种6 ...

大大經驗豐富，感謝您的指導

jordanli22 · 发表于 2018-8-27 08:47

两层走线层不要有crosstalk

junziyoufeng · 发表于 2018-8-27 14:35

数据线尽量参考地层，地址线可以参考电源层，不过都要参考完整的平面，不能跨分割！阻抗方面可以自己用阻抗软件算，也可以找经常合作的板厂要，推荐后者，板厂算的更精确一点

a2251247 · 发表于 2018-8-27 16:46

junziyoufeng 发表于 2018-8-27 14:35
+ d# T8 @% m& [2 @# {数据线尽量参考地层，地址线可以参考电源层，不过都要参考完整的平面，不能跨分割！阻抗方面可以自己用阻抗 ...

好的，我主要想表达意思是，高密度走线的时候上下两层都要是完整的平面比较难，怎么办

junziyoufeng · 发表于 2018-8-28 09:16

a2251247 发表于 2018-8-27 16:46 U% c# j: l$ R ` j
好的，我主要想表达意思是，高密度走线的时候上下两层都要是完整的平面比较难，怎么办

再相邻层割一块电源（比如说是ddr部分的电源1.5v或是1.8v）作为参考，主要的目的是将DDR部分的走线盖进去，免跨分割，或是在相邻层割一块GND给ddr部分，不用整层铺，其他部分还可以走线的

luchengzhou · 发表于 2018-8-29 17:33

学习了。都是行家。

StefanWei · 发表于 2018-8-29 17:50

菜鸟学习中

zc333 · 发表于 2018-8-31 10:42

上下面都需要参考平面，相邻层信号线垂直布线，不平行和重叠

2009zhaoqf · 发表于 2018-9-4 17:07

提示: 作者被禁止或删除内容自动屏蔽

StevenG_i4Dt0 · 发表于 2018-9-12 16:25

都看速率，如果要跑到比较高的速率，完整的参考可以保证阻抗连续性，避免额外的产生反射等问题，原则上DDR走线参考平面至少保证一面是完成的GND，自身的core电源平面次之，最好不要有其他平面，一般的叠层可以满足这个需求。如果实在要跨分割或者相邻层有走线，尽量最短的跨分割，尽量不与相邻信号走线平行，并在叠构上拉近与GND的距离，增大和相邻信号层的距离

帐号		自动登录	找回密码
密码			注册

2009zhaoqf 2009zhaoqf 当前离线积分 2627 头像被屏蔽该用户从未签到	14^# 发表于 2018-9-4 17:07 \| 只看该作者提示: 作者被禁止或删除内容自动屏蔽
2009zhaoqf 2009zhaoqf 当前离线积分 2627 头像被屏蔽该用户从未签到	下载资料威望不够？点击查看获取威望的N种方法>>
	回复支持反对举报

DDR走线阻抗与跨岛

EDA365欢迎您登录！

点评

浏览过的版块

推荐内容 /1