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DDR3信号低8位与高8位的数据线走线等长问题?

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1#
发表于 2017-7-16 12:23 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 way 于 2017-7-16 12:24 编辑 3 w9 X( |$ l% t  N+ a' ^

+ p  O* V" X: B4 y原则上要求低8位与高8位的数据组11根线误差控制在25-50MIL.
6 U+ S& Y5 M( C5 UCPU与DDR3放同一面,低8位11根线走第一层都不打孔连接CPU,高8位11根线走底层各打两个孔走底层连接CPU。3 F, C5 S6 {" D7 b# o
板厚1.2MM,如果走线按25MIL等长控制,也就是说高8位的数据组线打两个孔后走线延长了1.2MMX2=94.488MIL,3 J. j0 `' l0 {( i6 W) _# o+ u8 Z
做等长时是否一定要考虑这个过孔的距离。+ L' Y+ Z* M! z# I4 h8 o  B/ P

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2#
 楼主| 发表于 2017-7-16 12:28 | 只看该作者
看了很多的DEMO及开发板都只是走线长度控制了,没有将过孔这个长度算进去,等长的目的是控制时序问题,不知道通过软件可以来对时序进行优化不?
  • TA的每日心情

    2019-11-19 16:23
  • 签到天数: 1 天

    [LV.1]初来乍到

    3#
    发表于 2017-7-17 09:25 | 只看该作者
    你把过孔长度考虑进去当然最好,不考虑进去一会也不会有什么问题

    该用户从未签到

    4#
    发表于 2017-7-17 11:34 | 只看该作者
    把线长误差值做小一点,过孔长度就可以忽略了。

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    5#
    发表于 2017-7-23 14:37 | 只看该作者
    规律性强的可以考虑一下,通常不考虑经常是因为太复杂。另外Allegro的长度应该是计算了过孔的长度的。

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    6#
    发表于 2017-8-1 15:26 | 只看该作者
    把楼上几位说的汇总一下,我觉得就没问题了:1 ~: k  l7 v! U5 j- A% L6 o1 Z
    1.ddr3的速率还没有高到需要考虑过孔延迟的问题,如果过孔延迟要计算,那pin delay也得算了;
    8 c" `: t, g8 P8 L! a) v# U" i2.如果考虑了更好,allegro应该可以计算,pads不行;

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    8#
    发表于 2019-2-21 17:00 | 只看该作者
    这个不用考虑过孔的长度吧,影响不大吧
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