高速PCB串扰分析及其最小化设计

jinsihu2005 · 发表于 2009-11-20 10:51

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高速PCB串扰分析及其最小化设计

1.引言; Z# h4 Z1 S: \* O# c0 G4 y8 X$ Z
随着电子产品功能的日益复杂和性能的提高，印刷电路板的密度和其相关器件的频率都不断攀升，保持并提高系统的速度与性能成为设计者面前的一个重要课题。信号频率变高，边沿变陡，印刷电路板的尺寸变小，布线密度加大等都使得串扰在高速PCB设计中的影响显著增加。串扰问题是客观存在，但超过一定的界限可能引起电路的误触发，导致系统无法正常工作。设计者必须了解串扰产生的机理，并且在设计中应用恰当的方法，使串扰产生的负面影响最小化。
2.高频数字信号串扰的产生及变化趋势+ h% O3 t$ X' S! B1 \1 [
串扰是指当信号在传输线上传播时，相邻信号之间由于电磁场的相互耦合而产生的不期望的噪声电压信号，即能量由一条线耦合到另一条线上。
如图1所示，为便于分析，我们依照离散式等效模型来描述两个相邻传输线的串扰模型，传输线AB和CD的特性阻抗为Z0，且终端匹配电阻R=Z0。如果位于A点的驱动源为干扰源，则A—B间的线网称为干扰源网络(Aggressor line)，C—D之间的线网被称为被干扰网络(Victim line)，被干扰网络靠近干扰源网络的驱动端的串扰称为近端串扰(也称后向串扰)，而靠近干扰源网络接收端方向的串扰称为远端串扰(也称前向串扰)。串扰主要源自两相邻导体之间所形成的互感Lm和互容Cm。

2.1感性耦合
在图1中，先只考虑互感Lm引起的感性耦合。线路A到B上传输的信号的磁场在线路C到D上感应出电压，磁耦合的作用类似一个变压器，由于这是个分布式的传输线，所以互感也变成一连串的变压器分布在两个相邻的并行传输线上。当一个电压阶跃信号从A移动到B，每个分布在干扰线上的变压器会依序感应一个干扰尖脉冲出现在被干扰网络上。互感在被干扰网络上叠加的这个电压噪声，其大小跟干扰网络上驱动电流的变化成正比。由互感产生的噪声计算公式为

值得注意的是，耦合变压器每一段的互感耦合的极性是不同的，这些感应到被干扰网路的干扰能量依序前向和后向，但极性相反，沿着传输线CD分别往C和D点行进。

如图2所示，往C方向的前向干扰能量，是和入射电压及每个互感分量Lm成正比，因为所有前向干扰能量几乎同时抵达C点，所以前向干扰能量与两传输线的互感总量成正比，传输线平行的长度越长，所产生的互感总量就越大，前向干扰能量也随即增加；然而往D点的后向干扰能量与往C点的前向干扰能量不同的是，虽然两者耦合的总区域是一样的，但每个互感变压器所感应的干扰分量是依序到达D，后向干扰能量的有效时间长达2Tp(Tp为传播延时)，随着线路平行长度的延长(即互感增加)，后向串扰的幅度大小是不会变化的，而持续时间会增加。
2.2容性耦合
互容是产生串扰的另一个机制。互容Cm会对被干扰网络产生一个感应电流，该电流正比于干扰网络上电压的变化速率，由互容Cm产生的噪声计算公式为：

分布式耦合电容的耦合机制和分布式电感耦合相类似，区别在于耦合的极性。如图3所示，互容耦合的前向和后向干扰能量的极性都是正的。

2.3互感和互容的合成效应
通常，容性串扰和感性串扰是同时发生的。由文献[1]，我们可以分别得到近端和远端的总串扰的计算公式，它们是分别由容性耦合和感性耦合叠加而成的。
近端串扰总噪声为：

远端串扰总噪声为：

其中，Z0，C，l，Cm，Lm，L，V0分别为传输线的特征阻抗、单位长度电容、单位长度电感，两传输线之间耦合电容、耦合电感，两传输线平行长度和电压峰值。
由以上两式，我们可以看出远端串扰总噪声由于容性和感性耦合的极性关系而相互消减，即远端串扰是可以消除的。在PCB布线中，带状线(Stripline)电路更能够显示感性和容性耦合之间很好的平衡，其前向耦合能量极小；而对于微带线(Microstfip)，与串扰相关的电场大部分穿过的是空气，而不是其它的绝缘材料，因此容性串扰比感性串扰小，导致其前向耦合是一个小的负数。这也就是通常设计中，常忽略远端串扰的干扰，而较着重于近端串扰改善的原因。
在实际设计中，PCB的有关参数(如厚度，介电常数等)以及线长、线宽、线距、传输线与地平面的位置和电流流向都会影响c、l、Cm、Lm、L、的大小，而信号频率和器件的上升/下降时间决定了。
在这里我们不做这些参数对串扰影响的定量分析，有关这些参数的相互关系及对串扰影响的程度，详见其它相关参考文献。
2.4串扰的变化趋势
互感与互容的大小影响着串扰的大小，从而等价地改变传输线特征阻抗与传播速度。同样，传输线的几何形状在很大程度上影响着互感与互容的变化，因此传输线本身的特征阻抗对这些参数也有影响。在同一介质中，相对低阻抗的传输线与参考平面(地平面)间的耦合更加强烈，相对地与邻近传输线的耦合就会弱一些，因而低阻抗传输线对串扰引起的阻抗变化更小一些。
3 串扰导致的几种影响
+ z( |+ _9 |, [ 在高速、高密度PCB设计中一般提供一个完整的接地平面，从而使每条信号线基本上只和它最近的信号线相互影响，来自其它较远信号线的交叉耦合是可以忽略的。尽管如此，在模拟系统中，大功率信号穿过低电平输入信号或当信号电压较高的元件(如TTL)与信号电压较低的元件(如ECL)接近时，都需要非常高的抗串扰能力。在PCB设计中，如果不正确处理，串扰对高速PCB的信号完整性主要有以下两种典型的影响。
3.1串扰引起的误触发
信号串扰是高速设计所面临的信号完整性问题中一个重要内容，由串扰引起的数字电路功能错误是最常见的一种。

图4是一种典型的由串扰脉冲引起的相邻网络错误逻辑的传输。干扰源网络上传输的信号通过耦合电容，在被干扰网络和接收端引起一个噪声脉冲，结果导致一个不希望的脉冲发送到接受端。如果这个脉冲强度超过了接收端的触发值，就会产生无法控制的触发脉冲，引起下一级网络的逻辑功能混乱。
3.2串扰引起的时序延时
在数字设计中，时序问题是一个重要考虑的问题。图5显示了由串扰噪声引起的时序问题。图下半部分是干扰源网络产生的两种噪声脉冲(Helpful图5串扰噪声导致的延时glitch和Unhelpful glitch)，当噪声脉冲(helpful glitch)叠加到被干扰网络，就引起被干扰网络信号传输延时减少；同样，当噪声脉冲(Unhelpful glitch)叠加到被干扰网络时，就增加了被干扰网络正常传输信号的延时。尽管这种减少网络传输延时的串扰噪声对改善PCB时序是有帮助的，但在实际PCB设计中，由于干扰源网络的不确定性，这种延时是无法控制的，因而对这种串扰引起的延时必须要加以抑制。

4.串扰最小化
3 b' T" k8 N! m 串扰在高速高密度的PCB设计中普遍存在，串扰对系统的影响一般都是负面的。为减少串扰，最基本的就是让干扰源网络与被干扰网络之间的耦合越小越好。在高密度复杂PCB设计中完全避免串扰是不可能的，但在系统设计中设计者应该在考虑不影响系统其它性能的情况下，选择适当的方法来力求串扰的最小化。结合上面的分析，解决串扰问题主要从以下几个方面考虑：

在布线条件允许的条件下，尽可能拉大传输线间的距离；或者尽可能地减少相邻传输线间的平行长度(累积平行长度)，最好是在不同层间走线。
相邻两层的信号层(无平面层隔离)走线方向应该垂直，尽量避免平行走线以减少层间的串扰。
在确保信号时序的情况下，尽可能选择转换速度低的器件，使电场与磁场的变化速率变慢，从而降低串扰。
在设计层叠时，在满足特征阻抗的条件下，应使布线层与参考平面(电源或地平面)间的介质层尽可能薄，因而加大了传输线与参考平面间的耦合度，减少相邻传输线的耦合。
由于表层只有一个参考平面，表层布线的电场耦合比中间层的要强，因而对串扰较敏感的信号线尽量布在内层。
通过端接，使传输线的远端和近端终端阻抗与传输线匹配，可大大减小串扰的幅度。

5.结束语
数字系统设计已经进入了一个新的阶段。许多过去处于次要地位的高速设计问题，现在已经对于系统性能具有关键的影响。包括串扰在内的信号完整性问题带来了设计观念、设计流程及设计方法的变革。面对新的挑战，对于串扰噪声而言，最关键的就是找出那些对系统正常运行真正有影响的网络，而不是盲目的对所有网络进行串扰噪声的抑制，这也是和有限的布线资源相矛盾的。本文所讨论的串扰问题对于高速高密度电路设计中解决串扰问题具有十分重要的意义。

jinsihu2005 · 发表于 2009-11-23 11:02

没人需要吗，老是看贴不回贴

shqwzhw · 发表于 2009-11-27 21:56

up up 顶

Happyboy168 · 发表于 2009-11-28 23:53

顶一个

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