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一种基于FPGA的分频器实现

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发表于 2019-12-27 11:18 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 Zedd 于 2019-12-28 19:18 编辑 8 M8 {+ @7 o. I" [
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一种基于FPGA的分频器实现
( S. K7 b- D. }& `# d# L. `4 a6 P

  j2 T7 P. W( M% N0 G' S; Y$ S$ Q
! e, \; q: w8 P1概述
  x# J' c9 C+ U' {FPGA是现场可编程门阵列(Field P rogram m able GateAnay)的简称,是可编程逻辑器件PLD)问世以来的第4代产品,适合于时序、组合等逻辑电路的应用。它可以替代几十甚至上百块通用C芯片,具有可编程和实现方案容易改动等特点。由于FPGA的现场可编程性及高密度性,使电路设计的大部分工作在微机.上进行,FPGA的功能完全由用户编制的配置程序所决定,在不改变其外部接口的情况下,可以很方便地改变其电路的逻辑功能。同时具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及实时在检验等优点,因此,可广泛应用于产品的原理设计和产品生产之中。在现代电子系统中,数字系统所占的比例越来越大。系统发展的优势是数字化和集成化,而FPGA作为可编程ASIC(专用集成电路)器件,它将在数字逻辑系统中发挥越来越重要的作用。4 A, a8 O+ W4 o! `1 O9 c5 M5 |
3 p8 D4 b* b. L3 y
2分频器的设计和实现6 H6 Z* h) ~1 s" `
在数字逻辑电路设计中,分频器是一种基本电路,实际应用中常需要对较高频率的信号进行分频操作,得到较低频率的信号。有时还需要占空比不为50%的信号,或者频率相同相位不同的信号。我们在实际工程应用中就应用了,上述类型的信号,应用FPG A实现对基准信号的分频,下面举例说明。假定系统时钟频率CLK为10MHz,需要输出q1为6 T! y# d# j4 k# e
2 kHz的信号,q2,q3为不同相位1 kHz信号。可把10 MHz信号作为敏感信号,设置两个计数器,放在进程里实现,其VHDL描述如下:
( Z6 T" a; y- h! I1 |5 b8 h. d4 h. Y- A

$ a( m, R3 ~- f) s9 W+ ?完整资料见附件:! A8 x% D6 G# ~# u, B
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发表于 2019-12-27 22:42 | 只看该作者
单频网适配器设计能否高质量实现
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