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E
0 o) @: X/ a i6 T; C6 M$ iECAM. Z G6 M! a9 v/ }9 {! z, i, ^
增强型配置访问机制7 `' k. H3 u5 V( R
. U9 h: c5 }) b* Q9 \, I; pECC- g: A1 d* \+ w4 [8 Z& S
误差校正码。添加到 BRAM 实例中以在访问期间更正单个位故障的其他电路。在与 BRAM 关联时，您可以通过充当 BRAM 与处理器接口的 BRAM 控制器来启用/禁用此实现。& K+ ~8 F* _% N1 {8 R
% s9 Y; M+ o0 A X
ECR
5 B9 E5 R+ o/ R0 F e错误计数寄存器
2 ?+ d! k& H4 p _8 M" {- U- X+ @( D
ECRC
7 b4 m, I g2 m x: V端到端 CRC3 h) Z9 Q) e( ]7 L% K9 c: m
3 D& d* E3 X+ E" ?0 g. n- S1 dEDA
- I; p% T K& _7 ^7 B* A电子设计自动化。指的是各种可在芯片中创建、仿真、验证和测试电路的前端（设计输入）和后端（实现）软件工具。
. m6 A4 d* f5 ^5 l2 C6 ` t& p2 _" V% C6 j. S' e
边缘解码器3 I& t& w) u' `9 D& }! j
是一种解码器，其布局仅限 FPGA 边缘中的精确位置。, z6 X- S/ e( f; V$ }
% p) C4 g( J- n% }
EDIF
; `8 n/ \) R/ O, I电子数据交换格式。用于指定设计网表的行业标准文件格式。! Z$ t$ j2 F& f' ?7 k& {* T( e
* Y% ^& ?- {. n% P2 |% N! u
编辑器6 {. R3 w5 @5 k) v8 \4 X
您可以查看或修改 ASCII 文件的工具。
9 O) x* g3 c7 n; o7 b
5 L% c2 p6 F2 LEDK
) [7 K& Y7 r) f4 ZXilinx® 嵌入式开发套件 (EDK)! P, T4 w( g+ Y
. p+ K' v5 g! [5 {EEPROM
4 K1 R3 }) z( W# R F电可擦除可编程只读存储器。可通过电擦除的各种 EPROM。另请参见：EPROM。1 b( o; a0 b @6 @, S `) `
' r- m( }( W# @7 Q( c& G( J有效的宽度
" T4 ]4 ^, L f8 E' {$ V扩散后的实际门电路宽度。
6 f7 F6 ?( g/ O0 [, R/ h U: X* ]% M i
力度级别 Y& z& F8 H' D% [, [
力度级别是指 Xilinx® 设计系统 (XDS) 尝试进行设计布局或路由所达到的程度。力度级别具有如下设置：* F4 F! w' x/ @
- 高，提供了最高质量的布局，但需要执行最长的时间。在设计上投入了巨大的精力，则却无法满足您的性能要求。
- 标准，是默认的力度级别，它提供了较低质量的布局，但只需最短的执行时间。" }% N4 p( ^- h) d
9 s; x$ _) w$ g) J
: ^2 N1 V( R' j$ ^+ YELF 文件, _2 _' D2 g) r5 A' D# N. |7 Q8 s/ J
可执行文件和可链接格式文件。
! X& u+ O! P. D+ \& r; K
4 |& I' Z1 |7 W, C& {$ W h" uEMAC
6 S$ Z7 l8 o( [5 t% U以太网 MAC
, }5 M8 j+ h, `. T3 d
; p1 I/ z# X& MEMC
3 P5 C7 b7 o2 f+ Y g外部存储器控制器- i; o% x4 e/ E k. j$ U, ~0 D6 a
1 A: {7 V7 K2 S6 Q- [: B
EMIO
; u O+ Q; n% c9 j7 |* n多用途扩展 I/O$ s5 {3 e4 ?& F. ]5 e& y
8 u( w* `* e. J使能输入- b9 y' T- Z3 K
是一种二进制输入，它将对输出进行启用或禁用控制。
' \: R) x9 x' T3 m% F, b
/ A5 v6 y* }3 [1 N7 K9 f) y' ~编码状态机' k2 D+ I0 G# W) B6 _5 P
是一种状态机，需要您为状态表中的每个状态定义状态寄存器的值。
0 A% ^* H& q7 d2 G" k# h
$ ~$ s7 R8 K5 Q! N. F" B! c编码器% J8 H3 X a2 ], l) B! F
一个符号-翻译2个n 二进制信息的输入行至 n 输出行它与解码器相对。
8 \; k Y1 g3 \6 N
) ^8 t& Y3 R0 N; a' |7 E编码
, v+ z r/ i# h: K& N设计使用的数据编码机制。编码类型包括无符号的二进制、2 的补码以及独热码等。4 w0 ?" b/ O, Q! V* j
0 v: O+ C* b3 K端点 (EP)
3 D2 Z& @6 _' _& ~4 h: R q6 `是一个节点，它充当路径起点的驱动者或路径终点的承载者角色。
9 J5 ?0 ]3 _. \0 d' d( f3 E+ Z" F5 g5 _* s0 k) j
实体1 ?/ R, t% C" L, ^& }# z
一组互连组件。7 U0 [; r6 g% }1 ?" L0 R* X
1 |. k T: Y( T% m4 z+ yEOC. @1 u- r! n) p3 t7 r) j9 F
转换结束$ w0 `) s. P# X9 Q) E
- k2 y% O. }# Q* K" kEOF
/ r, `6 N7 `1 [9 z帧结束6 b6 h/ T, y# s' T4 B
' S" W8 Q$ C* A' SEOP2 w4 E4 B2 {1 o4 [% H6 h5 ]5 b7 |
数据包结束
: F0 k! [4 Z0 m& W& g- I( D: U4 F! o1 f7 c: ~0 s" X9 G
EOS i5 C) |4 h# S( R5 D. {# s
序列尾$ y# N$ F6 D* b6 ?& b, S1 U
' w/ P' i% v* f. |
EP& c" M' Z Z8 n6 {( {
查看 端点。/ Y9 z) Z6 n+ V! L# n, K2 D
) s; x. ?5 P' g" @
EP0 Z* C4 v% a; S6 B
错误毒药
' ^0 y5 k7 U" U; o8 U1 f
6 k' W6 d( d5 `! VEPP6 {: I+ N( G* k6 V; q& q' t
可扩展式处理平台
" C f: ]' b1 a! Q) ]+ P8 @
" e |% p2 P1 a* m3 b, nEPROM* N$ g7 s# z$ A* x$ W, _
可擦写的 PROM，具有可多次重新编程的优点。将芯片对准紫外光便可轻松擦除以前的程序。另请参见：EEPROM。
( |4 n5 Q. G9 {2 b3 [9 s! ^- g4 t# H0 g" j8 X3 W( s
方程分隔
4 N% k# T; k- X% R- z5 W是由 cpld 执行的一种自动化过程，CPLD 会将大型的行为方程分隔为适用于可用器件宏单元资源的一些较小的函数。7 D0 s+ ?7 x. G- W/ p1 z
- Z8 L0 e; L4 s: I
方程文件
8 H1 Y& @. \! x* Y2 b, r用于行为设计的文件。
p, X0 O- e u+ Z; R( V; Y) I3 T X6 U6 r* ^6 E! t7 |; E! H
ESR( X; X6 B: j0 e3 v0 Y1 |2 c
错误状态寄存器
7 L) ]' q' u1 ]( f0 ? f
/ T) n+ Y j0 hEXORmacs0 U& v; D; C" O t( L
EXORmacs 是 Xilinx® 工具支持的 Motorola PROM 格式。其最大地址为 16 777 216。此格式支持高达 (8 x 16 777 216) = 134 217 728 个位的 PROM 文件。
3 L: g2 t( u3 `. X
. e" r$ @+ w+ u; m3 Q外部时钟% h$ w, s; u2 u4 w
外部时钟是在同步模式调试期间目标板使用的系统时钟。要使用外部时钟，请将系统时钟连接至 CLKI 引脚，并将下载电缆 CLKO 引脚连接至系统时钟负载中。
/ O" n- I! a s
/ m2 C Y( B; Q- [$ L
1 o( X+ o+ M2 b6 @3 UF
9 E3 c1 R4 O% R$ l. v8 \无工厂
, c1 j. k( J$ |可设计、测试和市场销售 IC 但是将半导体器件的制造或“晶圆厂”转包给专业制造商的 A 级半导体公司。$ _2 H9 a+ J' C! F7 F& B3 H5 O
9 z. ~1 B% d; l2 t! ?+ W, uFAE; I* f$ @$ [5 d7 B" l9 x) n5 g
现场应用工程师# w) q' {0 q7 R' r5 X, x
& g+ ?8 }9 [3 B- r" m
fan-in& o% v8 E8 G" U
芯片可以吸收的并行输入的数量。& m$ X7 ~5 t% B" E( Z% C9 |
4 W. k/ q1 |$ D# j3 z
fan-out
+ q) J# I3 Y" X$ ~* H" Z$ Y指定输出可以驱动的指定单元负载的最大数目。& @& b l: c% J4 d& v! d
& f5 U6 ^, ]& `6 c; k快速进位
: W& m& l/ `6 Q3 v3 A1 m9 V是一种算术进位函数，它使用专用的快速进位链来互连宏单元 (CPLD) 或 CLB (FPGA)。这些信号将不会传递至通用互连矩阵 (UIM)。
# x5 g( o! E6 c e e/ J
k: e6 g- |- u- W! r9 l6 n; T, l快速函数模块 (FFB)+ `' y4 q: o! v
是 CPLD 中的一组宏单元，它可以处理超高速的逻辑。- U, F; a7 Y( s$ R4 S5 a2 `
2 l0 Y! K' _1 P O; a( l2 V快速输出使能 (FOE)
2 v, G3 |9 o7 O& D是一种三态控制信号，它使用器件的专用 FOE 连线而不是通用互连矩阵 (UIM) 连线。
5 k3 {0 Q* L. L! H u$ a" } p- K, n4 T% J: r4 {
FastCLK+ B8 S& {6 R# Q1 [8 w: @; g
是一种时钟信号，它使用器件的专用 FastCLK 连线而不是通用互连矩阵 (UIM)。
1 T& u5 w% h/ V- k# K3 D
0 ? A1 q! ~4 z+ D, P& a快速输入0 x! ^6 l! {0 O% r, H: `
绕过通用互连矩阵 (UIM) 直接连接到函数模块输入的器件输入。, ^ [' ]6 Q" [1 [ w/ T! ]0 \0 g
5 I# T/ c' [/ p, x0 eFATfs
- r0 A6 h6 E* y% o/ S查看 XilFATfs.
7 ^6 j/ \% j, M) N; O- @0 p; x8 O# T% Y6 t2 b, }* B* w) y
FCB
2 Z* f& p# `4 L帧时钟突发
- `5 z" f/ E' z- c. n6 _+ M' k0 k, q) |6 ]
FCS
6 P3 ^. t4 c$ S: i' ]帧校验序列" r& A% Z: l# s( S9 t; n
, T( ~0 x1 A. J L1 |- X3 ~4 eFDM
3 l! L' k' R: R. Z; o; @, n/ S+ r频分多路复用
, ?4 B4 h& p6 X( w* p4 d1 _0 ^, w. J/ o8 r
FEC
& }( M/ K/ ]4 S( h前向纠错
# k) |0 |, J! `! J, N+ s) \& v. q9 _9 I: B6 [. O v# k$ @+ l
F/F+ y/ B; l2 q, O' L) P% e
触发器, V, N# C7 a7 e* _& V
+ D) q3 x$ d, dFFB& K. D8 X' i% y6 c! F7 o5 h
查看 快速功能模块.' D) k& h! T$ u/ t* a3 L# q: q+ a% J
% z' R; o3 j5 ~4 c& X1 fFFT) o ^: {2 t" x* p2 g0 K
快速傅里叶变换7 W/ }* q3 N; t
9 T0 s! G. I& S* Z光纤通道
! O: n3 F+ Y/ \7 O可将 1.06 Gbit/每秒传输速率扩展到 2.12 或 4.24 Gbit/每秒的高带宽串行标准。能够传输多种现有的接口命令集，包括因特网协议 (IP)、SCSI、IPI、HIPPI-FP 和音频/视频等。
, U. V" ?1 [! N0 ]7 Z7 N2 G# m
- B* ?8 M" Y" H9 M% l9 E3 WFIFO6 k9 _: j9 c O/ ?) V
先进先出
3 I0 W* C& O7 J
3 C6 i% ~% I/ Z1 `FIR
p% T' K! T' [' o5 K/ n2 e( v有限脉冲响应9 v5 W5 V7 ~; \1 e$ v& P; Y
% O) d! k a+ B拟合器
3 I! r" {/ V$ S. D: v1 M ^' a将 PLD 逻辑描述映射到目标 CPLD 中的软件。& ~0 F" _4 u1 j& V8 x
$ z) d J& p* y拟合3 y, V2 V R o/ W& ?1 v
将您的设计逻辑放入 CPLD 中的物理宏单元位置的过程。 系统会自动执行路由过程。! D' Y \- J& B2 z
) S) N) f- _* \7 h
平面设计
- _# X. o4 R, @平面设计是由顶级原理图中的多个表单组成的设计。
' I: g# t$ y% E2 X! \6 E- e( x1 ?2 V
平面视图
5 C& C5 ^+ \ g' X: g在 XPS 中，IP 目录以及系统组装面板都具有平面视图。在常规试图中，列中的信息 名称 是直接可见的，并没有组织在扩展列表中。
. \$ W0 }* D- [2 h2 |. U* M8 v) b
平面化
7 s: W" K+ T `' M1 I4 n1 V0 {" Q6 B解析设计中的所有分层引用的过程。如果设计中包含若干个逻辑模块例化，则该设计的平面化版本会复制每个例化的逻辑。平面化设计仍包含实例和网络的层级名称。
' e; s6 z3 S+ T1 A. z& i+ J8 L3 d% [, w
布图规划
/ t* ^: s* G8 w% u W- 选择设计逻辑的最佳分组和连接功能的过程。
- 是手动将逻辑块放置在 FPGA 中以提高密度、可路由性或性能的过程。+ {& m# C, Q/ J6 a4 s3 f# p
& e( n; P& Q! l. H9 {7 t
" @2 b( S! ?) ~2 {% v
流程
0 g7 p9 n! c, o/ j* F8 V$ \为实现设计而执行的一系列有序化的过程。% q7 f$ l! z4 a0 a! C; r
3 o; L" |4 e0 f! ]7 yFMAX% K3 H1 d; X6 {$ P# d" @
最大频率( `$ d; R/ l. b! X
8 u& v# U0 F' R( f
FNR9 K& e: p& \; p3 R6 Z7 T0 d
帧数寄存器& E2 h1 K+ q# [) V, @
+ }, U! \+ r6 B- T1 a
FOE
1 P: i' l. o# \查看快速输出使能
8 j5 {, z, M L' U ]* O# f! `; `( y
* ~6 [& [$ k% f2 K' O印迹' s% |1 ]. {% r2 r: l
库宏或组件的形状、引脚名称和功能。* M% F4 c: b5 b+ {& R
u5 b& p! v: J! s- t- V# J
FPGA# y Q( b5 ]7 f0 [
现场可编程门阵列。Xilinx® 于1984 年首创的一种集成电路类型集成电路器件或“可编程平台”即使在生产后也可现场进行编程，从而为电子产品制造商提供了更多的设计灵活性。不同于特定应用的芯片，FPGA 可支持工程师在设计周期的后期进行修改，甚至能够在生产后给产品升级新的功能。
; J2 u: E+ l/ [4 v- G& n+ C; E7 m% W2 T- r
FPGA 应用包括快速计数器、快速流水线设计、寄存器集约化设计和电池供电的多级逻辑。! Y2 T0 v, ~0 }4 g
FPGA 编译器
$ \$ t. p& w; F1 }4 v用于约束和综合 FPGA 的 Synopsys 产品。; ?# T$ a' u8 F# V* U7 b
! ]4 q) ]4 `9 _# F$ R6 _FPGA Editor- J% Q& z+ n5 `8 J1 Z6 M9 W$ z
用于显示和配置现场可编程门阵列 (FPGA) 的图形应用程序。 FPGA Editor 需要本地电路描述 (.ncd) 文件。此文件包含了映射到组件（如 CLB 和 IOB）的设计逻辑。此外，FPGA Editor 会从物理约束文件 (PCF) 中读取数据并将数据写入到该文件中。
( C7 e8 n$ T/ c- A
/ d8 F- _4 F' r0 L" e频率
, z3 l6 z% N$ ]4 l) L频率，即 IC 设计速度，是由电路中的一个同步元素到另一个同步元素的最长路径延迟来定义的。* A( m* A) W+ y: [" S0 n9 f* ?3 Q
& O$ b2 A @1 \/ o2 k# P- O/ a( q( qFROM:TO 时间规范6 g& \2 n1 L$ k( N3 S7 y
指定时序的一种方式，即可以指定点到点、组到组、一对多以及多对一的方式。
: S) S" q: p8 r9 G: }9 V
. I( ^+ v* ^; e! H+ JFSL7 A5 H; m6 Z. b% T0 |5 D
快速单工链路。单向点到点数据流接口是硬件加速的理想器件。MicroBlaze™ 处理器具有可直接连接至处理器的 FSL 接口。
3 v; _0 t9 a' Q- }; B! ~5 o$ H
) b, f) E% w( m0 a, Z2 I2 R函数模块; W. |% O1 M5 _/ @' p1 S
器件的高密度函数模块，旨在提供最大的逻辑密度，并且它还包含了一些宏单元。与函数模块相关的输出引脚具有标准的电流驱动功能。; c+ g: B+ [8 U% x8 K+ a
. K8 m8 v {7 H/ g X6 H函数生成器% N6 g8 Q, h$ u, [6 I) G
是具有三个或四个输入的查看表或黑盒，旨在实现 (2 2 )2或 256 或 (22）4)或 65556 个函数的任意组合输出是由黑盒中执行的逻辑函数所产生的任意值。函数生成器可以实现完整的真值表，从而加快对输出的预测。
. b: s% ]+ y' _* C9 e7 ?+ s! |, z% V1 H! m
功能性仿真
3 c6 t4 I* i. f是在 Xilinx® 器件中实现设计之前，发现设计中存在的逻辑错误的过程。由于设计的时序信息不可用，因此仿真器会使用单位延迟来测试设计中的逻辑。在设计过程的早期阶段通常会执行功能性仿真。" [3 e/ ^' `) R% U- o* x
) ]' Y( J) W+ T6 ~$ E" e4 [" V) O3 h* e5 w1 ?
; ]1 M, i, t1 g( D( i2 z8 I2 [/ j/ X0 s2 S, V- i
9 C$ ?- t1 O+ A0 i! A$ D! K ]
, w. f. U; I$ W8 U' R6 t L
! {! I: _! w" _7 ?' F: q7 R$ \6 T9 Z* ?
( p `; s/ r5 K1 n2 @% u8 r* h |
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发表于 2019-8-13 13:38
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