EDA365欢迎您登录！
您需要 登录 才可以下载或查看，没有帐号？注册
x
本帖最后由 cadence_CPG_Mkt 于 2018-4-9 10:10 编辑 ' g% W$ h! t' m+ t
( @' O4 A, S+ c& e( M, D
▍本文描述了Cadence Sigrity™产品QIR2 的新增功能。
c/ f, Y) b8 a6 k
; f l8 D; R5 Z9 U; C! g& P$ p( C7 s- A7 K4 v" ^
Common Features 本节介绍QIR 2中多个Cadence Sigrity™ 2017工具共同的新增功能。 % m, X& J5 Y* O, Z
分析模型管理器
6 X5 N# V# o3 z0 S1 t* o. ^% e, s5 h0 JAMM中列可见性的设置 Options对话框中提供了新的设置，使您可以隐藏选定的列。蓝色表示的单元格不能被隐藏。
' m1 \" h- Z4 w- D+ v
' j7 n' N5 a1 `6 T% j9 S
新的Tcl命令: T' F" s O$ J L# n
添加了用于搜索、删除库、查询和模型分配的新Tcl命令。 * _8 x+ h1 m& x2 @
转换器增强 本节介绍如下转换器增强功能。
* C* ?: g7 j. m' @4 n通用材料文件 Sigrity 2017QIR 2和allegro 17.2 QIR 5版本现在完全支持新的基于XML的material.cmx文件格式。为设计定义和分析，使用通用文件可保持更高的一致性，并确保更新的材料属性应用于整个组织架构中。 对传统文件格式的支持仍然可用。然而，如果Allegro数据库以新格式保存，则Sigrity应用程序将支持在打开Allegro数据库时找到材料定义。 material.cmx文件可以在Sigrity安装目录中找到 (<install_dir>\share\library\material).
7 Z# \! X$ ^" g2 h: n7 ~& w新支持的格式 Zuken CR8000 (*.sdf, *.stf) 和IPC2581 (*.xml) 文件格式现在可以在Sigrity应用程序中转换和打开。 9 y9 w! A. v+ w+ Q
PowerTree PowerTree在该版本中进行了以下更新。* J. z( } x) h- J
* Z) w0 r0 P! z d. ?基于工作流程的PowerTree增强功能 从这个版本开始，开发了一个新的工作流程，提取和分析，用户可以更方便地使用PowerTree。AC和DC模式均可支持。( W, P, q# E" Q# B& M
# ?1 a3 ]& v3 r) M; `* H% ?
+ Z% N# f4 X) ~ 从Sigrity工具生成PowerTree PowerTree现在支持直接解析spd设计，基于SPD数据，获取连接的拓扑。此功能已集成到PowerDC和OptimizePI中。工作流程中已新增步骤Extract PowerTree In Design来实现此功能。
% X: {5 f0 s l9 C$ B4 d 注意：只可从SPD中提取元器件的连接关系，所有属性需要在PowerTree中手动添加 / ]4 Q/ [) A% X/ U
支持器件级别连通器件和VRM/Sink属性
& q9 U: O# m( o; P0 S9 i2 d5 A4 w9 E 在该版本中，可以使用元器件和VRM / Sink属性在器件级别设置模型。
4 I$ y, t2 _+ f
" G, Y3 N- U/ s; j' Z% p& r# P
有相同模型的不同器件可能有：
+ h7 \: k$ R& e# ]$ K' L5 t 不同连通信息 不同属性（如VRM电压、sink电流）
+ S& G9 W! b! ?! B1 D3 V) n" w6 Q5 a
5 i0 Y% x8 t* @
PowerTree的导入/导出设置和选项
8 J! x9 v T% [' D/ F r% ? 该版本中，PowerTree中新增了以下新选项：
( L4 ~% Q2 j# z2 d% U! {5 a0 k" a2 [ - 起始器件的导入和导出选项（.csv文件）0 Y! l$ u/ k. G2 ^. W
- v7 l% w/ L2 i' U$ A0 m6 b
在PowerTree中运行预布局AC仿真 在该版本中，您可以直接在PowerTree中运行AC仿真。1 t- r* G$ C( f) ~+ w, R- ~
3 g7 |/ n! i. R2 x: b$ }% L u: X
( O$ f W' e3 N* G/ s
' x. I2 E( m7 Q! K7 s) L 注意：运行仿真需要OptimizePI的license。
1 u( Z2 Y L1 J( v8 ]" P* l$ F* l! LPowerTree / DEHDL交叉检测支持 从这个版本开始，在PowerTree中选择一个实例会自动高亮并放大显示DEHDL中相应的实例。这个功能在DEHDL中也是一样的。
; n3 \% K# V7 V8 I( n* k
$ z* J# E2 g( G( w, f2 g8 }6 s3 d' A7 d* W
PowerTree的TCL支持3 C) c" U8 _: B" }; T
在这个版本中，PowerTree实现了一些新的TCL命令，这些命令有助于自动化以及与其它工具的集成。有关TCL命令的更多信息，请参阅“TCL脚本参考”。. g% S9 m P, e3 X% ^0 P
7 A3 a) o0 X# Q. K( r& x
生成HTML报告
+ N Q3 w% B8 a8 G: i* P5 c/ a& ~ 从这个版本开始，仿真之后可以在PowerTree中生成DC和AC的HTML报告。
3 c+ W' ~9 o* L& r" T* p
- v3 z# T; a$ [6 [: |; m
1 a/ E& q% {/ S: A( V6 p9 a/ c; d% o2 y4 C: P9 ]1 a
' m2 Q& g9 r$ Z& i
其它的可用性改进8 s$ G4 ]3 F& Z
在该版本中，在PowerTree中添加了以下与可用性有关的改进功能：
0 U; n! }3 Y; [! g7 Y 折叠分支的符号更大
3 |2 g& T- B V( y
2 J+ y/ P$ K6 q- S$ a8 J: T3 Z6 k7 H
" Z9 g( \! `" w. ^ 1 N5 O6 y8 F* j! k/ F8 n! R9 j. g
新的缩放区域图标
0 |! j& \8 W1 E0 N
% }$ p. I( c, Z# e! P, Y& {4 x3 ~" S; T% p" x5 u4 s
对去耦电容块的数据提示改进
0 s0 a" y3 C: a8 G& P6 O. I
. c/ i8 H" d' h- l7 c$ \& f
9 k* {" D1 H4 n, T7 F# N/ D 走线检查改进 ERC - Trace Impedance/Coupling/Reference Check workflow可用于SPEED2000™,PowerSI, Allegro Sigrity™ SI, orcad Sigrity ERC。 本节介绍以下走线检查改进功能。 0 p. _/ ~+ x7 }- G7 K. m; Y6 `
Trace Scaling 支持 Set up ERC Sim Options窗口中添加了Trace Scaling按钮。0 b+ \ u, O/ P* W- U
) c9 A$ u7 O0 o
对于trace scaling文件的格式，在“导入文件”窗口的Notes部分单击相应的超链接。信息会显示在Trace Scaling Format窗口中。
/ L7 ? g& |+ h3 o$ i* \
1 _! L6 ^ E& W1 S: Y) [: X- F4 ^+ S 随着走线宽度的变化，layout中会显示阻抗变化。
# G' m e1 R1 F) y基于网络的XTalk 现在可以通过在SRC SI Metrics Check中直接调用Level-2仿真来计算和报告基于网络的串扰。: ?: O; k0 o5 M
+ ^& p, q5 y+ ^( `( R
( y8 G0 a: [. Q% N! @
3 F v% Q% x J * t( G7 y) @" P1 T" N
欢迎您的评论！ 您可以通过PCB_marketing_China@cadence.com联系我们，非常感谢您的关注以及宝贵意见。
" d7 j' d1 H Z# \9 D" I9 Q, D5 J) O/ a, p; q
| 
/1 
发表于 2018-4-9 10:03
收藏
淘帖
支持！
反对！