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本帖最后由 alexwang 于 2020-4-30 23:06 编辑 # k6 h, A. F! V; c9 d9 I
( o0 Y4 ^! R0 l; ~% Z p8 L, B关于硬件工程师的诸多“问题”，你是否也能如此顺利解决？
! K( h. T& Q1 W7 t2 yEDA365原创 作者：EDA365微信交流群
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内部技术交流群 # A) A. N; N+ g) i+ g
聊天记录第N波来了 + u- h3 I" x4 e C
准备好迎接知识的洗礼了么 / o$ a4 ], e3 v. c3 C. F9 [
文！末！有！入！群！福！利！ 2 m( J" a+ ]( B5 T
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关于3/6阻抗我有个小问题，H1/H2厚度应该是多少？
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提问网友：这个3/6层阻抗我有个小问题，H1/H2厚度应该是多少？反过来算就不一样了？ * J- j- H. A- B% }/ I. ^
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$ \* l! k3 L* { }' |- ]阿杜老师：h1是芯板 8 ]4 E2 u' ^* ]1 ]! @
提问网友：杜老师 ，我现在疑问无论3/6控制阻抗，h1都是最近的参考层吗？
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阿杜老师：不管远近，h1是芯板，你这个例子就是0.11，跟远近无关。 & D2 Y& F0 n& A F6 e) F0 S
提问网友：那h1是pp呢，如果那个叠层的pp和core交换h1就是pp吗？ ( U3 b# _) f) a! y) a* n- G
阿杜老师：也还是core，只有core才是有铜的。 ! c% p8 Q9 q7 Q) n5 T& C2 \4 A$ g
提问网友：那pp为啥没有，刚才百度了下，core是两面包铜的板材，pp是用来做层间绝缘和粘结的材料，所以只能是core，是这样的吗？ 3 k; f+ N0 @. ]
阿杜老师：对的。 2 i5 x+ V8 G+ C2 b& I$ ]# w
提问网友：原来是这样的。
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一个电容上背着另一个电容，二者并联后的容值是直接代数相加吗？ ! W+ }8 Y1 K3 i: Y1 b! g5 m
提问网友：请问一下一个电容上背着另一个电容，二者并联后的容值是直接代数相加吗？pF级别的，MLCC。 5 H; P" ~0 j# b& }+ q3 ?
汪洋大海：在自xiezheng频率范围内，就是直接相加。
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提问网友：有一个是在自谐振频率内，有一个是超过了自谐振频率，这样放置电容的特性是不是就没办法相加了？
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汪洋大海：无法相加 1 }+ V: f& a, p3 i
提问网友：功放偏置电路的两个电容的这三种位置关系，特性有区别吗？在调试的时候验证了一下，发现功放的增益有区别，影响了功放的匹配了，第二种和第三种表现特性相同，第二种和第三种表现特性相同，但这种情况是由什么造成的区别呢，请教一下老师？
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; X# N9 ?) o# B [汪洋大海：第一种带有一定的微带线的影响，第二第三就是导线连接。
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提问网友：二三的连接相当于去除掉微带微弱的影响吗？用焊锡连接电容的地段，另一端正常用焊盘连接，这样我调了一下，发现结果也不相同，就第三种情况。 . t9 B/ T) q) S- h
汪洋大海：因为有1000pf，所以我推测你这两个电容是电源滤波电容，现在参与了匹配，说明pcb设计上电源和器件之间的电感隔离设计有些不当。 现在你说的现象，本身首先要检查两个电容的接地PCB设计是否良好，是不是真正的射频地，是否有就近的射频接地孔，还有两个电容的位置，小电容要更靠近器件，1000pF应该靠近电源。
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提问网友：谢谢老师解答，我看了一下10pF和1000pF的地端，都没有就近地孔连接，隔了一段距离才有一些地孔，这样会使得匹配变差吗？ ; k% [ C: E* m+ I
汪洋大海：若是从匹配角度说，匹配的目的是为了帮助将器件的端口阻抗转换到合适的阻抗。从你描述的现象看，两个电容不能当作纯粹的电容看，相当于电容串联了某个器件（电容或电感）后再接到地。能否做到最佳匹配就看这个附加的器件的参数了。 6 Q$ ^2 m: H) k& [0 `
另，还有个重点在于，电源偏置电路上的器件主要功能是电源滤波，不是器件端口匹配。这个你要特别注意一下。 / d% l4 J( k& y3 ]
提问网友：器件的推荐版图就是漏级接了一个3.9nH的电感，然后并联10pF和1000pF，感觉应该是电感太小了，导致射频信号从电感漏过去的。基本参照着功放的datasheet画的，好像是外匹配的管子。
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汪洋大海：我不知道你具体的器件和工作频率。但我推测，datasheet上除了3.9nH的电感外，应该还有段微带线。
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提问网友：就是该处的功放管
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汪洋大海：datasheet上通常也有推荐的测试板PCB图，你注意看一下。 # B* W$ \. O" u- ~, i
提问网友：整个datasheet只有一个原理推荐图。 ! ^4 d4 C/ e; u" o, d$ a. d
汪洋大海：理论上这个布局中，这两个电容是不应参与输出端口匹配的。你现在的具体调试结果是什么？
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提问网友：之前其实这个板子是调试出来了的，已经生产过，没问题，这一批板子每一台增益都差10dB左右，后来，发现就是那个两个电容影响巨大，调试了后发现两个电容首位相连可以改善较大的增益，但不知道为什么会这样？ ) S+ C7 d# [% q. J
汪洋大海：以前生产过几批次，多少产量？ ) H/ v+ ]- g6 i" t
提问网友：几百张，之前是没动偏置电路的，最近调试才发现偏置电路影响很大，这一批次是同一厂家的不同批次，几十台都这个样。
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汪洋大海：功放器件？
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提问网友：功放。有没可能是加工误差导致的呢？介电常数或者板材厚度，除了就这两个原因还有可能是其它的吗？调了几台，通过刚才说的把电容的首尾相接，可以基本回到以前的水平。就是这种状态不可复制，下一台这么调可能就改善不了，理论上来说，这种由于加工误差导致的性能恶化能通过调试元器件大小来恢复吗？现在就是遇到这个问题。 3 I+ Z0 x% V' |! q+ Y2 K& Z4 Y9 @
汪洋大海：这个就看产品状态了，量小，批次少，就可以通过这个方法。可以再深入研究一下，为自己添砖加瓦
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提问网友：好的，多谢 - D, I+ _# q0 R. C" N$ s
汪洋大海：功放的型号是什么？哪个厂家的？ ' n9 _4 J; E' P; J6 f! v" z8 Y( Z
提问网友：英诺迅的，YP163137
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汪洋大海：原理图上有个“评估板原理图”，你问厂家要一下评估板对应的pcb文件。说实话，你现在的PCB设计在实际工作中验证OK了，可是还有些提升空间的。你拿到厂家PCB文件后，可以对比学习下。有机会，可以上EDA365上的射频论坛上大家交流一下。
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提问网友：好的 3 [; Q7 m& ]% g
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放大ic级连之间的耦合电容如何取值？
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提问网友：老师，请教一个问题，放大ic级连之间的耦合电容如何取值？ 4 @5 O! h- A* x7 u. `2 u' A& G
汪洋大海：主要看工作频率，容值够小，自xiezheng频率OK就行。 9 w. ^, V+ X/ ^, f) V: E
提问网友：谢谢，电路工作在5.7g，用探头调试的电路的时候发现经过一个耦合电容之后信号衰减了几乎10db。原来耦合电容10p，换成100p改善也不明显。
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汪洋大海：不理解探头调试是什么意思？通常射频调试用的是开叉射频电缆 ( e. W! Z! q, P
提问网友：就是用同轴线剥开做的探针，未接地，要接地对吗？
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汪洋大海：肯定要接地，而且要良好接地 % c. S, T+ `6 e9 H! G2 l
提问网友：谢谢
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汪洋大海：而且射频测试用的开叉电缆的制作有讲究。 # d9 j/ a, @9 r. z
04 同一电源网络，出现个别电容和此平面不通，直接没有电源信号过去，这个是什么导致的啊？
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提问网友：请问谁遇到过一个问题：同一电源网络，出现个别电容和此平面不通，直接没有电源信号过去，这个是什么导致的啊？ * m' [3 S1 A5 b/ ^2 r! C
甲：PCB开路可能性不大
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提问网友：不可能，都是量产项目了，现在概率性出现重启，此电源是通过top层打孔进第三层电源层平面，在通过打孔接电容到top层。
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乙：有可能过孔或者走线断裂。 ; d6 @" `6 |( Z
甲：盲孔啊，那就可能是PCB过孔开路
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乙：量一下过孔或者走线端到电源输出端的阻抗，是硬板吗？上线有烘烤吗？
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甲：估计是哦。还有一种情况是PCB放久了没有烘干处理就去贴片会出现PCB膨胀导致开路，反正我是遇到过，还招PCB厂商背了锅。 # i! |/ y5 H7 `2 \" l! w
乙：如果不够确定，可以让板厂帮你做一下切片分析
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提问网友：烘烤会出现这种情况？ + N4 ?0 x7 ~$ }+ [5 a+ h: e
乙：不烘烤才会，不烘烤才会 * H. C" \( }2 \% K9 I( X8 ]% F3 m: k
提问网友：这个板子出现问题后，回工厂换过CPU和DDR。 % W5 n5 x; v3 }" i/ T# c- C
乙：放久了，不烘烤，过孔容易断裂，原因就是吸潮，过炉受热膨胀，压力挤断了过孔。
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甲：不烘烤，直接贴肯定有爆板风险.
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提问网友：发现问题的时候，我把电气不连接的其中一个电容去掉，电气不通，然后把此电容连接的过孔刮开，量测就通了。 7 f& p. a" G4 }& _' x/ }) o Z7 l0 V
甲：是不是测量问题啊，还是你电容是上面氧化了，不上锡虚焊了呢？
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提问网友：这块板子一开始出现概率性重启，定位到其中一个电容对地短路了，是DDR那边的VTT接的电容，当时排查问题反复用烘枪烘过，修好后跑压力测试17小时又出现异常重启，还是和DDR有关，后来就返回工厂换了DDR和CPU，之后才发现DDR那边的电源个别电气不通。感觉不是返潮导致啊，从来没遇见这种问题。
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甲：有可能是这样，上机测试久了板子受热会膨胀膨胀就会断开。 ) L$ H$ L- {6 d: \( J
提问网友：你刚说的：还有一种情况是PCB放久了没有烘干处理就去贴片会出现PCB膨胀导致开路，这种情况应该是没出货在产测中就会发现异常吧？我这都给客户用着出问题了，概率还挺高1%，陆陆续续出问题，愁死了。
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你们当时出这种问题是将问题板给pcb厂家切片分析吗？还是有其他检测方法？
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甲：这个我们没有做这么细，只是让他们自己去查原因。
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丙：PCB起泡问题，不一样测试得出来的，有时候温度高才出现这种问题，所以一起放超过一个月的都要拿去烤，有经验的加工厂都知道怎么做。
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我以前遇到这个情况就是用风枪吹，要是超过２％整批pＣＢＡ全部报废，非要出这种板子出去就是要进行功能强度测试，非常费人工。 , u. S# D+ y8 |9 \7 y
丁：你如果能定位到大致开路区域可以给到板厂或三方检测机构切片 切片一刀也就几百。 # g; a! D0 U/ Y- A' G
提问网友：嗯，现在寄给PCB厂家了，让厂家分析看看，实在不行只能切片检查了 ( `7 h" ]" a$ D+ x/ x# z
丁：嗯，如果是分层爆板导致的还是很好确认的 关键是你要电性能定位到大致区域
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提问网友：嗯，已经定位到大致区域了，如果是分层爆板导致的话，切板会有啥现象？有可能是什么原因导致的呢？
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乙：可以直接看到过孔壁的情况，孔铜壁是否均匀，是否有断裂，走线铜的情况，你可以用万用表测测两端的阻抗，定位区域。
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过孔断裂也可能是板层材料因素的影响
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提问网友：请问你给的两张照片是通过什么方式获取的？ ! }7 M+ d! z' }# T1 v' A: E
乙：切片，板厂显微镜放大。 板子贴片前没进行烘烤吗？
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提问网友：肯定烘烤过，是去年量产的单板，出给客户现在出问题了，刚刚提到到过孔断裂，这种情况应该彻底不连通了吧？
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丙：切片分析，分析有没有位置性特征，再看有没有批次性规律，调查客户使用场景～
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提问网友：我当时挑了其中一个异常点，去掉过孔出来连接的阻容，还是不连通，然后刮开孔，再次量测几次竟然连通了。
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板子周末已经寄给厂家了，厂家也不知道怎么分析所以问我的，这会有点头绪了，谢谢大家了。 # y/ a$ j* m( V$ E/ j" f& j
乙：烘烤过如果真是过孔断裂问题，那制板材料不良可能是原因之一，一般来说，硬板对烘烤要求不高，保存的时候控制好环境温湿度，问题不大。
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甲：有可能是沉金时间不够，偷工减料，含金量不高缺韧性。
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乙：这些都是可能性，具体还是得结合板子情况分析才行，PCB工艺，材料还是要多深入了解才行，雷区很多的。
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甲：如果分层导致，有以下几种状况：第一，如上面的老兄说的，孔铜断裂。第二，铜箔走线断裂。
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孔铜断裂切到了那个通孔就可以看出来，铜箔走线断裂的话 在拐点或者粗细变化的位置，这个可以结合X-RAY观察(如果有的话)。 ; C0 e$ u9 {3 @6 g' O9 n
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在三极管输入高电平，3.3V时，二极管的阴极为2V，为什么不是开关管的0.3V呢？
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提问网友：在三极管输入高电平，3.3V时，二极管的阴极为2V，为什么不是开关管的0.3V呢，谢谢。
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我想这个电路，集电极输出低电平，控制继电器动作，有个别继电器在2V时，不能动作，直接接地就可以。
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: S& g m8 Z* G. x% h7 S/ S甲：三极管B极是高电平，这个时候工作在饱和状态，C极的电流很小的，电压是0V，三极管导通，不存在LED的负极是2V的可能性。除电路故障或三极管没有工作。
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提问网友：我把基极的10K改成1K，就可以了，是不是基极电流太小，不能进入饱和，我在验证下。 7 K. g4 \& v% _$ B+ z- A1 Y+ a4 v
甲：那就是你用了很小放大倍数三极管 c- V; p3 r8 [8 G
提问网友：好的，型号3904！ ) p. a- w2 Y b7 w! Z% ~! ~5 W
甲：一般我用8050 9014 这些管子都用10K的基极电阻，3904没用过，也很常用的，如果基本不好的话，建议抱着数电模电读5遍就什么都懂了，还是初中物理，高中物理，电路基础，现在很多搞硬件的这些基本东西都没搞懂，50%搞硬件对基础电学都没搞通。
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提问网友：是的，早晚是要补的。 " I$ G3 q4 S4 ]. U6 v4 j( j! \ [. P* @
2 |- `0 p9 T1 T+ P4 J06 导致频率降低原因是回波耗损增大了呢还是天线本身什么原因？
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提问网友：各位老师，请教一个问题，最近遇到一个射频天线的问题，就是裸板加上外壳后，效果很差，按说是谐振频率降低了，导致频率降低原因是回波耗损增大了呢还是天线本身什么原因啊。 $ i0 T1 i1 B7 }- M& ~. F
Jacky老师：加壳后，对信号会有衰减，同时，可能引入电容，引起频偏，导致频率降低。如果在最佳频点产生频偏，通常回波耗损将增大。
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提问网友：谢谢贾老师，如果在最佳频点产生了频偏能通过调pi电路调整频点吗，现在板子阻抗匹配50Ω。 6 i4 p' g/ M, N6 ?4 j
Jacky老师：只要不太离谱，应可以通过匹配电路调问来。 . o( s% B: }, h/ m
提问网友：贾老师，之前您说最佳频点处产生了频偏，可以通过PI电路调整频点，，请问，调整pi电路后阻抗只会偏离50欧姆（因为本身就是50特性阻抗）那回波损耗应该会增大，现在加壳子后本来谐振频率就降低了，那调整PI电路谐振频率会不会更低。
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Jacky老师：匹配电路两端不是绝对的50欧，在匹配电路满足不了要求的时候，可以通过切割天线来调整。 07 请问，一款平板电脑产品，EMC没有过，要怎么整改呢？ 提问网友：请问，一款平板电脑产品，EMC没有过，要怎么整改呢？联系EMC的服务，要3万，是不是太贵了，谢谢 2 ^$ N. A( s6 @
甲：看是什么频点不过。一般100M-400M是电源引起的。600-900M是HDMI，MIPI信号引起的。
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乙：摄像头的吧，有哪些设备？ : k5 n$ R8 _$ g" |6 U' V% s0 D
提问网友：平板电脑 % b `8 B+ {1 G8 O; g
乙：根据中心频率，搞个近场探头扫一下大概的位置。看看有哪些地方超标
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提问网友：有摄像头，触屏和显示屏，触屏是柔性板，其他的是线束 . u4 K% R: b! l. K( ]
乙：有没有镀电磁膜摄像头，几百兆的基本都是摄像头 ~* e# T$ t' [9 Q- C2 w
提问网友：用什么设备扫描呢？我门公司要采购，暂时没有
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乙：频谱仪，外加一套进场探头，可以租。 1 M1 J' e8 s# t+ m9 g2 a: V( N6 E
提问网友：好的，谢谢。这样的情况，自己还能整改好吗，严重不，报告看不懂？
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甲：超频点从时钟去入手
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提问网友：就是mcu吗？现在所有的模块都没有屏蔽罩
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甲：一般是3,5,7倍频率产生超频的可能性大，跟PCB设计有关，接地，屏蔽，滤波可以改善 3 @9 F: R" f3 ]( t0 B }7 z
提问网友：是不是CPU屏蔽起来会好些 ) y0 m# S; W) m: m( L
甲：你PCB上有做屏蔽框么 + Z6 G) }4 w* ^) g0 o7 X* `
提问网友：只有WIFI留了，电源模块和CPU最小系统没有留，线束的影响大吗？ 5 Q( i {2 Z+ o
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显示屏是这样的线束。
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甲：外壳是金属的还是？ * H$ e$ F" ] ~$ f3 D9 v
提问网友：触摸屏是柔性板，外壳时塑料。
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乙：展频功能
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甲：看不到图，不好做判断，线束会是一个辐射源头，尤其长线束，超过主频率的1/4波长，会有天线效应，可以尝试使用带电磁屏蔽膜的排线，一般都是时钟引起的，说白了共模干扰。
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丙：第三方公司的话，不是原厂的不建议上展频 & c9 L* B! {( `
甲：设计上有没有对时钟源进行RC滤波，展频的话也不是不能加，得看芯片支不支持，展频之后，效果会好很多，但是会增大ppm，还有jitter
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提问网友：第三方哦，不是原厂，我们都是买的供应商的料。
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乙：我给你几个建议，频谱仪近场探头在整个PCB板子，软排，频率比较高的地方，时钟线，摄像头接口，主控芯片，DDR去扫一遍。找到几个比较高的地方，这个是有针对性的，针对不同的频率去做扫描，一般100-200m左右就是摄像头，显示屏这些了，上了500M就是主控，DDR这些，还有SD卡这些都容易辐射。 ; H2 Z2 y8 E3 ?- e% }# L$ g; m. S
软件方法就是展频，降时钟频率，改板就把时钟线放内层，包地处理，摄像头要镀电磁膜，软排这些都要的，layout之前布局要预留屏蔽盖位置，具体问题具体分析，频谱仪，近场探头必须的工具哈。
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9 w- D" A E$ T: |/ e; T& _3 E9 `8 j7 B' y2 C" j; S" g* ] Y7 ~
* i# G3 I/ D. M7 b 注：本文为EDA365电子论坛原创文章，未经允许，不得转载。
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发表于 2019-8-29 15:08
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