TA的每日心情 | 开心
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本帖最后由 Allevi 于 2018-12-14 09:35 编辑 7 v! V J0 z/ W( a" \ U5 d! z
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1 y6 w/ R( ~7 a6 p 1、单片机的工作频率
1 ^ x1 K! x( {* G Q 1.1单片机的设计应根据客户的需求来选择较低的工作频率
( }) ^# _) Y) Y 首先介绍一下这样做的优点：采用低的晶振和总线频率使得我们可以选择较小的单片机满足时序的要求，这样单片机的工作电流可以变得更低，最重要的是VDD到VSS的电流峰值会更小。
! U/ Y* Q! \: ?% B" L2 E6 {' r 当然我们这里需要做一个妥协，因为客户的要求可能是兼容的和平台化的（目前汽车电子的发展趋势就是平台化），选择较高的工作频率可以兼容更多的平台，也方便以后升级和扩展，因此要选择一个较低的可以接受的工作频率。2 i/ K# j; @0 e' G6 i
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2、恰当的输出驱动能力
9 t5 i2 j) R' U7 l$ _- | 在给定负载规范，上升和下降时间，选择适当的输出的上升时间，最大限度地降低输出和内部驱动器的峰值电流是减小EMI的最重要的设计考虑因素之一。驱动能力不匹配或不控制输出电压变化率，可能会导致阻抗不匹配，更快的开关边沿，输出信号的上冲和下冲或电源和地弹噪声。; z+ X9 x# w0 ]' i! y& [3 x; Y
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2.1设计单片机的输出驱动器，首先确定模块需求的负载，上升和下降的时间，输出电流待续哦啊，根据以上的信息驱动能力，控制电压摆率，只有这样才能得到符合模块需求又能满足EMC要求。( d9 ]$ h7 C `3 C1 D
4 Y7 d' [: m* U 驱动器能力比负载实际需要的充电速度高时，会产生的更高的边沿速率，这样会有两个缺点4 \+ ~: v( X1 U* R0 X
1.信号的谐波成分增加了.: P, |, b2 W1 p) Z" \+ h# M* a8 _# `
2.与负载电容和寄生内部bonding线，IC封装，PCB电感一起，会造成信号的上冲和下冲。3 A! ~3 p( o: {% p- o; L/ s0 i
1 p: Z6 O3 N3 s; ~& i0 _, A
选择合适的的di/dt开关特性，可通过仔细选择驱动能力的大小和控制电压摆率来实现。最好的选择是使用一个与负载无关的恒定的电压摆率输出缓冲器。同样的预驱动器输出的电压摆率可以减少（即上升和下降时间可以增加），但是相应的传播延迟将增加，我们需要控制总的开关时间）。
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7 [# P" {( |7 p% C" O# p 2.2使用单片机的可编程的输出口的驱动能力，满足模块实际负载要求。
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可编程的输出口的驱动器的最简单是的并联的一对驱动器，他们的MOS的Rdson不能，能输出的电流能力也不相同。我们在测试和实际使用的时候可以选择不同的模式。实际上目前的单片机一般至少有两种模式可选择，有些甚至可以有三种（强，中等，弱）0 v; ?5 S% a9 A3 o# u
9 n) s L; ^6 _/ r5 O& Z; A 2.3当时序约束有足够的余量的时候，通过降低输出能力来减缓内部时钟驱动的边沿。, u F8 k: f6 ~/ I3 [
减少同步开关的峰值电流，和di/dt，一个重要的考虑因素就是降低内部时钟驱动的能力（其实就是放大倍数，穿通电流与之相关型很大）。降低时钟边沿的电流，将显著改善EMI。当然这样做的缺点就是，由于时钟和负载的开通时间的变长使得单片机的平均电流可能增加。快速边沿和相对较高的峰值电流，时间更长边沿较慢的电流脉冲这两者需要做一个妥协。
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1 F. Q6 \5 {& h: h- N" @ 2.4晶振的内部驱动（反向器）最好不要超过实际的需求。4 V1 a2 ^) q( w5 t' G5 u
这个问题，实际上前面也谈过了，当增益过大的时候会带来更大的干扰。
: t% ]* W, P G+ M# Q) P4 ` 3、设计最小穿通电流的驱动器( _" b" _4 C( t; M, S& f
3.1 时钟，总线和输出驱动器应尽可能使得传统电流最小
1 Y: O) ^1 q1 l1 H J 穿通电流【重叠电流，短路电流】，是从单片机在切换过程中，PMOS和NMOS同时导通时候，电源到地线的电流，穿通电流直接影响了EMI和功耗。
% L1 J/ ~3 k( S这个内容实际上是在单片机内部的，时钟，总线和输出驱动器，消除或减少穿通电流的方法是尽量先关闭一个FET，然后再开通一个FET。当电流较大时，需要额外的预驱动电路或电压摆率。
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发表于 2018-12-14 09:29
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