[求助]地平面分割问题

zebar · 发表于 2013-1-29 15:15

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本帖最后由 zebar 于 2013-1-29 15:20 编辑

一块CPCI板，上面有功耗8W的处理器，四片DDR3，两个功耗各6W的FPGA，1片1Gsps ADC，1片2Gsps DAC，1路本地时钟PLL（出2GHz和1GHz差分时钟）。
数字电源用CPCI 3.3V，再DC－DC；模拟电源用CPCI 5V，LDO。
有两种地平面处理方法：
1. 不分割，全一个地
2. 分割成两个地。
请问这如何处理？若是分割，模拟地应该从什么地方切开？
能否通过仿真来在设计阶段就找到好的处理方案？是PI分析吗？

eeicciee · 发表于 2013-1-29 15:27

1、当然要分割……模拟地平面上方的都是模拟器件和模拟信号线，数字地平面上方的都是数字器件和数字信号线
2、如果要PI仿真的话，最好参考Siwave和Sigrity这两个的仿真

zebar · 发表于 2013-1-29 15:32

本帖最后由 zebar 于 2013-1-29 15:33 编辑

若分割，分割点在哪里合适？
AD、DA、时钟都是差分线，考虑SI的话，就得从器件的底部就开始分割了，可这样就带来其他好多问题。
还有就是地的连接点放在什么地方？

willyeing · 发表于 2013-1-29 15:33

不分割也没问题的，只要信号路径清晰是没有问题的。

eeicciee · 发表于 2013-1-29 15:40

zebar 发表于 2013-1-29 15:32
0 p% e/ u1 w+ m9 S2 o( g若分割，分割点在哪里合适？
H# t- _: A0 O: t6 W9 ZAD、DA、时钟都是差分线，考虑SI的话，就得从器件的底部就开始分割了，可这样 ...

在AD、DA下面分的。在器件下面分地不会产生SI问题（你应该是说最小回流路径问题，但是在做SI仿真的时候，我们只考虑驱动端到接收端。至于芯片驱动端的信号是由数字还是模拟信号还是射频信号而得来，都和驱动端没有关系。这就是数字信号的信号再生的概念）

eeicciee · 发表于 2013-1-29 15:42

willyeing 发表于 2013-1-29 15:33 7 Z" P* Y4 ]0 t6 @
不分割也没问题的，只要信号路径清晰是没有问题的。

你所说的其实就是数字和模拟分开，信号线、器件不交叉吧？

zebar · 发表于 2013-1-29 15:49

eeicciee 发表于 2013-1-29 15:42 7 B \! t3 X$ z. K Z: J1 e
你所说的其实就是数字和模拟分开，信号线、器件不交叉吧？

用PI/SI工具能在前期设计时对分割/全平面两种做出量化分析吗？

eeicciee · 发表于 2013-1-29 15:54

这个我就不知道了，要有专门的SI/PI工程师才知道。数字我的知道一点，模拟的我一点都不清楚啊。

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