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请教,在多片DDR布线中,Vref应该使用何种拓扑结构

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1#
发表于 2010-9-9 19:13 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 h2feo4 于 2010-9-9 19:18 编辑
; h" i) t: _/ g/ u) e; j
( N+ s+ ^8 H9 b请教,在多片DDR布线中,Vref应该使用何种拓扑结构
+ |4 F& [  J' {" H2 u
" I/ O6 M" e; w我在画的板子是6层,最小线宽/间距是6mil
) I" u' ^& H; a7 f4 dTopLayer" f1 m( l  }$ ]2 j
GND-Plane$ x# k& ?# w% C8 x2 I7 H$ e
Power-Plane 3.3V/1.8V" G% h0 N4 x+ r
MidLayer-1 (布线剩余空间铺铜GND)
" E3 i# ^  s  M9 KPower-Plane 2.5V/ N+ @2 J" g# W6 |% @
BottomLayer3 K4 a- y7 `1 R/ t  B1 l
1 O0 R7 q( i' O4 Q$ l* J$ `; ?
FPGA 带4片DDR,两片在正面,两片在背面,背对背5 ]! B, u. m8 Y  J4 Q$ N2 z$ W
数据线走Top/Bottom,平均长度约 1 inch,每条线上最多有两个过孔
. u. Q' d6 o7 U! D地址和控制线走MidLayer-1,平均长度约 2.5 inch,每条线上最多有三个过孔3 J/ u$ N" @/ R+ z
受限于空间,所有DDR信号线只有Rs没有Rp
* a$ h2 Z* p/ B4 D2 _- @占用FPGA的3个IO Bank(每个IO Bank有约10个Vref脚)
; j8 I2 w# R& R  S4 A所以一共有34个Vref脚,请教下该连成什么拓扑结构& q. J5 {0 Z4 ^6 c% u* |
从布线状来看树状最方便,但不知道是否会有不良影响,是否需要在每个树杈终点放电容?( N4 K/ m* U$ Q$ h: K3 g+ ~
' X" v% W1 J5 v
另外,请教下,Vref用多少线宽合适呢?
7 [( ]! P2 a$ {, B+ c谢谢!

该用户从未签到

2#
发表于 2010-9-9 22:18 | 只看该作者
VREF有这么多吗一个BANK,基本上就1-2个管脚,直接铺一个平面就是了,这个是电源

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3#
 楼主| 发表于 2010-9-10 16:43 | 只看该作者
补图来了# h! i/ l; d* _/ H: ^" Z# R

2 X8 X- P& r. v( s% `* e4 C板子总体 中间是FPGA,右边是4片DDR(两正两反背对背): {* l/ L, ~* P* _  V! h) u
数据线走Top/Bottom,地址和控制还没画,黄色线表示其大致趋势6 S- R8 x! p$ k7 L

5 y' [/ x; g& y& e3 O6 T, E6 J3 ^0 b5 g/ ?
设计的层结构/ R) |3 ~) c$ T# Q
% ]1 l' s/ _- p3 N% s
: M/ V' E8 u4 R) M7 e
DDR附近正面走线
) K" B+ S* _; A5 B4 h- f
. L4 n+ t+ }4 V) u( R; v3 A# ^# z
& {2 a3 }2 t, x6 iDDR附近背面走线
6 F+ a: ~" I2 p : N7 y( g, l7 `. F3 v
% `" A8 ^6 \# D+ f1 K  I% I
2.5V电源区域
- G% J$ c# s0 s8 M  R& E' y- t
2 l6 S) K& J- j3 ^9 ]# ~, l7 X: _& B- H8 N9 O5 h+ `. F. m- f
FPGA确实每个Bank有10个Verf,老型号就这样,没办法) j! m+ F% W$ O0 n  g
板子上没有空间给Vref一个整平面,最多能容忍40mil粗的一条线
" f4 S' l. H0 ~4 E我看了一些主板和内存条的PCB,好像从来没哪个板子把Vref搞成平面的,都是一条挺细的线
0 _! l- Z$ V6 q2 f6 T
( i* o7 P! M; w7 |3 M8 `5 E7 C& K2 u哪位能指导下,感激不尽

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4#
发表于 2010-9-10 18:26 | 只看该作者
vref没必要搞那么粗的,只是提供一个参考电压而已,粗了反而不好,容易受干扰。保护好vref就行了

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5#
发表于 2010-9-11 21:52 | 只看该作者
那最后你决定用什么拓扑?

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6#
 楼主| 发表于 2010-9-12 16:22 | 只看该作者
回复 5# dw4736
: `5 u+ i( y/ h% ?. E+ ?7 H; S* W! f% U

, W) |/ d( x" x) h; A    没决定呢,还没搞清楚

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7#
发表于 2010-12-23 09:16 | 只看该作者
这叠层有点...............
  • TA的每日心情
    郁闷
    2025-4-28 15:02
  • 签到天数: 13 天

    [LV.3]偶尔看看II

    8#
    发表于 2010-12-23 14:13 | 只看该作者
    如果DDR跑的快,楼上叠层结构需要重新考虑一下,可以参看一些叠层资料好好消化一下,再重新叠层,如果EMI这些要求是有的建议top与bom不走线,只走一小段线然后打孔进内层。
  • TA的每日心情
    郁闷
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    [LV.3]偶尔看看II

    9#
    发表于 2010-12-23 14:17 | 只看该作者
    还有VREF的电流很小,芯片里面应该是比较器的输入端电阻很大,一般需要的电流是nA级的,不过这个电压要求跟随VDDQ的电压变化而变化,需要满足这个要求才能跑得快,稳定。这么小的电流所以一般不需要很粗的线,只要保护好它不受干扰就行。

    该用户从未签到

    10#
    发表于 2010-12-23 15:50 | 只看该作者
    布线很有特色!!
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