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请教,在多片DDR布线中,Vref应该使用何种拓扑结构

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1#
发表于 2010-9-9 19:13 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 h2feo4 于 2010-9-9 19:18 编辑 ( n9 B8 h/ Y: _+ c4 d# ?& a

4 I# R/ y) S' f- s& v5 D) d! J! m请教,在多片DDR布线中,Vref应该使用何种拓扑结构5 Z* y, a% _3 b# u$ [2 j) Z

5 u: \# T! N  `7 `7 e! `我在画的板子是6层,最小线宽/间距是6mil
( n6 K6 z6 y( \9 n- r1 l2 ^! I% uTopLayer
0 R% `; L% L* {( J/ qGND-Plane
" N! l9 u4 R, m4 O" F% |3 hPower-Plane 3.3V/1.8V  H4 O# g3 i- Q* \; h7 y
MidLayer-1 (布线剩余空间铺铜GND)
/ q9 w4 r) S' w9 Z# t" IPower-Plane 2.5V
/ E" y8 o9 Y$ n; x; P. q/ i6 ?0 aBottomLayer
% C: q9 X7 `6 |+ E( _+ \8 \' [3 O0 ]( v& h7 [* m; Q) I
FPGA 带4片DDR,两片在正面,两片在背面,背对背
7 r2 P8 B8 C8 k/ j* L数据线走Top/Bottom,平均长度约 1 inch,每条线上最多有两个过孔9 r2 i$ V' }; f' Y, i: D: I
地址和控制线走MidLayer-1,平均长度约 2.5 inch,每条线上最多有三个过孔3 B8 M' N* P: E% \) h- `' c4 G0 G2 `: F) S
受限于空间,所有DDR信号线只有Rs没有Rp
* m' @% W% e2 N" R: N: h占用FPGA的3个IO Bank(每个IO Bank有约10个Vref脚)
+ I' d# U2 l, Z所以一共有34个Vref脚,请教下该连成什么拓扑结构
7 G- l5 i" u6 `+ k从布线状来看树状最方便,但不知道是否会有不良影响,是否需要在每个树杈终点放电容?
' L. g1 G4 D. A, l. H9 {( V0 b1 E. F) Q1 C) A
另外,请教下,Vref用多少线宽合适呢?
, }. V. w0 A4 r" q  X) n# t谢谢!

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2#
发表于 2010-9-9 22:18 | 只看该作者
VREF有这么多吗一个BANK,基本上就1-2个管脚,直接铺一个平面就是了,这个是电源

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3#
 楼主| 发表于 2010-9-10 16:43 | 只看该作者
补图来了
* }0 @. g+ j! Q8 s4 J' \/ B. y+ w; T' y8 u9 F! q  f& o2 e/ i8 t
板子总体 中间是FPGA,右边是4片DDR(两正两反背对背)
( p8 _% Z9 N- J数据线走Top/Bottom,地址和控制还没画,黄色线表示其大致趋势0 ?' f- z5 k% c6 c8 p: f6 I/ K. \) Q
& L4 n8 e7 r, n

1 Z. z" N1 K+ i+ t设计的层结构+ _, a" I/ _  a( h5 A

7 H- h0 ^% M/ S! Z0 a7 ], u8 |" O  _( [6 g
DDR附近正面走线9 J8 }* P: S# K& s
& n" {1 K- o( \
! o7 a5 k) S# b* N: s3 d  c
DDR附近背面走线
% n* f( [7 r2 N2 y- I5 ?  \3 e. k% r3 Z+ \ 2 t0 y. K: O9 m" X0 p* D

, @" \) F; J: J  K: C9 N/ C2.5V电源区域& k9 I% b7 d  B. y$ Y9 l* u. X% F$ A
3 Q- W- f4 {% i. P- x9 _

* P7 m+ u$ g, N  s4 L+ O2 fFPGA确实每个Bank有10个Verf,老型号就这样,没办法
- Y! G3 E" v) F( B+ t7 S板子上没有空间给Vref一个整平面,最多能容忍40mil粗的一条线
1 I; x2 M* C9 ?1 \* ?我看了一些主板和内存条的PCB,好像从来没哪个板子把Vref搞成平面的,都是一条挺细的线: S- a' |4 X. ?5 v$ q5 M# I6 A

' G! ^4 V! u9 f' d6 ?5 s2 [哪位能指导下,感激不尽

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4#
发表于 2010-9-10 18:26 | 只看该作者
vref没必要搞那么粗的,只是提供一个参考电压而已,粗了反而不好,容易受干扰。保护好vref就行了

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5#
发表于 2010-9-11 21:52 | 只看该作者
那最后你决定用什么拓扑?

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6#
 楼主| 发表于 2010-9-12 16:22 | 只看该作者
回复 5# dw4736 ; H8 D' F  z5 `$ Z. Y

9 P$ H% V! \% F. d, Q- T
) Y! d3 m, q# q0 |% D: t  q    没决定呢,还没搞清楚

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7#
发表于 2010-12-23 09:16 | 只看该作者
这叠层有点...............
  • TA的每日心情
    郁闷
    2025-4-28 15:02
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    [LV.3]偶尔看看II

    8#
    发表于 2010-12-23 14:13 | 只看该作者
    如果DDR跑的快,楼上叠层结构需要重新考虑一下,可以参看一些叠层资料好好消化一下,再重新叠层,如果EMI这些要求是有的建议top与bom不走线,只走一小段线然后打孔进内层。
  • TA的每日心情
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    [LV.3]偶尔看看II

    9#
    发表于 2010-12-23 14:17 | 只看该作者
    还有VREF的电流很小,芯片里面应该是比较器的输入端电阻很大,一般需要的电流是nA级的,不过这个电压要求跟随VDDQ的电压变化而变化,需要满足这个要求才能跑得快,稳定。这么小的电流所以一般不需要很粗的线,只要保护好它不受干扰就行。

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    10#
    发表于 2010-12-23 15:50 | 只看该作者
    布线很有特色!!
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