balun设计

若华110 · 发表于 2015-4-7 17:58

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@Xuxingfu 我目前在使用一颗700M左右的差分晶振，然后需要转换为单端信号接到安捷伦示波器上。晶振的推荐电路连接方式上通过BALUN将单端信号转换为差分信号。请问此处BALUN如何设计？

Xuxingfu · 发表于 2015-4-9 10:06

本帖最后由 Xuxingfu 于 2015-4-9 10:16 编辑

变压器输入输出都接0.1uF隔直电容，也可以100PF具体调试下。

输入输出都预留个下拉电阻，共3个。

这个变压器是1：1的，你得找个2:1的，Mini circuit有。

Xuxingfu · 发表于 2015-4-8 08:26

要看晶振的要求，可以采用MA/COM的变压器巴伦，型号ETC-1-13

若华110 · 发表于 2015-4-8 08:58

Xuxingfu 发表于 2015-4-8 08:26
0 s7 y# z$ u/ ~/ z9 @# R4 ~5 s要看晶振的要求，可以采用MA/COM的变压器巴伦，型号ETC-1-13

我的晶振输出频率700M,但是后面需要参考时钟的芯片对时钟要求很高。频偏在+-100ppm,RMS Jitter 0.2Ps. 时钟信号的好坏严重影响CDR的性能。晶振差分线控制阻抗100欧姆。
如果采用这种设计方法会不会不好？且很难走线吧。是否有其他更优的方法呢？

Xuxingfu · 发表于 2015-4-8 10:44

我知道的，大部分的高速ADC/DCA的时钟都是这样的，上G的时钟也是用这个Balun。具体可以仿真的

若华110 · 发表于 2015-4-8 13:09

Xuxingfu 发表于 2015-4-8 10:443 G% f! N: B& ?
我知道的，大部分的高速ADC/DCA的时钟都是这样的，上G的时钟也是用这个Balun。具体可以仿真的

好的非常感谢。我先看看数据手册。
对于balun这个点附近的高速走线，有什么建议么？

还想请问下，还有其他方法实现么？比如说分立LC、PCB走线实现等。

Xuxingfu · 发表于 2015-4-8 13:14

本帖最后由 Xuxingfu 于 2015-4-8 13:48 编辑

变压器是最好的，LC方式带宽不够。下面是基本架构，根据器件阻抗需要加匹配电路和隔直电容。

Xuxingfu · 发表于 2015-4-8 13:32

本帖最后由 Xuxingfu 于 2015-4-8 13:35 编辑

变压器巴伦输入输出可逆的：

信号不够大时候，采用差分放大器：

若华110 · 发表于 2015-4-8 18:19

本帖最后由若华110 于 2015-4-8 18:53 编辑

Xuxingfu 发表于 2015-4-8 13:32
1 ~5 Y6 V" i+ o- |4 W. t! X变压器巴伦输入输出可逆的：

非常详细的技术指导！感谢！

此BALUN最高频率达3000MHZ，会不会导致在100-700段带宽处Q不好呢？对BALUN我一点不了解。求耐心指导。二极管作用是什么

若华110 · 发表于 2015-4-8 18:33

如附件是我的电路设计。
其中5801作为1分2的芯片输出CML电平请问后面是否还需要端接么？如您的下拉端接方式是否合适。

Xuxingfu · 发表于 2015-4-9 09:11

具体要看应用，可以预留2个下拉焊接位。

5801Q0输出阻抗要看规格书，如果是差分100--50，就需要2：1变压器，200--》50，4：1变压器。

HSMS2822本来是个检波二极管，这里限幅作用吧。。

若华110 · 发表于 2015-4-9 09:19

Xuxingfu 发表于 2015-4-9 09:11
D- i1 f& L: I0 P3 |% M具体要看应用，可以预留2个下拉焊接位。
8 i4 L% p5 Q- _ T* e) Q3 N9 b8 u, l) Q: T+ `9 T( t3 e& Z
5801Q0输出阻抗要看规格书，如果是差分100--50，就需要2：1变压 ...

5801输出差分阻抗100欧姆 CML电平差分摆幅800mV.
其图中的trigger就是本来想接到仪器上的接口，但是现在是Q1N/Q1P这对差分经过balun之后转单端。在5801输入端（即在晶振和5801之间）已经端接了，那么在5801的输出端（即5801到BALUN之间）还需要端接么？如果端接该怎么处理？设备输入端电平不知道（不过你的预留下拉电阻位的方法是可取的）。

若华110 · 发表于 2015-4-9 10:52

本帖最后由若华110 于 2015-4-9 10:59 编辑

谢谢!balun焊盘和底部还需要其他处理以保证阻抗连续么？

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