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DDR3布线问题

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1#
发表于 2013-12-10 15:23 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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x
大神们,好!!% l; B* k0 i: x! \
* Q1 m( r3 i6 N
请教DDR3布线问题:1 y1 B# E) n- C& ?6 t6 u! o' m
1.地址线不知怎样来走好,看了好多资料说地址线参考地和电源 ,我原想参考电源 平面 ,从BGA出线到T点全部走第3层线,但T点到两端就无法 走线了,不知参考 那层好?如果 在不改变层叠的情况下,地址如何 来走?, a1 n  b2 K: o0 f: v+ D# U1 Z( r
* _: m' w4 e7 |: J
2.二边的数据线现在这样出线和走法,这样可以不,感觉 空间很紧,调等长会不会无法 调!也看看,给个建议??
5 D! {7 _; Y6 Z+ S& m9 O$ j8 P6 X1 P# h, U% a  H; m; h
; A0 Z  X5 X# N) a& R* U0 p" Y
非常感谢!!!
8 F, |! Y3 p! Z( w' A4 v: p8 ]  O( S, X1 _! @
% J0 Z9 z; ?$ n8 V$ Y- z) {6 e

) Q) P  G! P: d3 c$ w) M! A/ C这是PCB文件 ,16.6版本的!!!" Q% J/ H/ O: X0 o( q* Q, M
ddr3.zip (417.45 KB, 下载次数: 242)

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发表于 2013-12-10 17:14 | 只看该作者
数据线要求比较严格,数据线同组同层,保持两倍线宽间距,你那样布局数据线可以全部用一层完成,优先参考地;地址线要求没那么严格,在空间有限的情况下可以按1:1的间距走,但有空间最好按1:2的间距,能够同层最好不过了,但T接是很难做到同层的,可以不同层。

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 楼主| 发表于 2013-12-10 18:30 | 只看该作者
谢谢二位的解答 ,数据线同组同层是不是指每8条为一组。
! j( F$ V  w8 P. b# b                           目前数据线全部用第三层走,线间距是不够,这点以确定 。
3 s2 m" Z" j+ k) {                        地址线目前从BGA走一层,空间不大,要走到那层比较 好?2 |3 y$ U+ D9 E
                       还有一些控制线,是和地址线走一起吗?

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发表于 2013-12-12 09:22 | 只看该作者
molin 发表于 2013-12-11 19:020 c" z$ x& F# y0 d% O
大神,数据 线用3 4层走线,参考层不是变了吗,2层是GND ,5层是VCC,这样也可以?- f0 ]* L% ?: a1 [
而地址线用走top和BO ...
/ P( M( e. Q" V2 r. m( k+ Z0 {2 t
你的板子分层有点怪,数据线应该走内层,同组同层(11根),最好是参考GNG层。但是你的只能两组数据线做到。所以我认为两组走3层,两组走4层。据我所知:地址线参考power层,但是时钟线又是要求参考GND层,所以地址线是很纠结的线,具体看你要求。

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3#
发表于 2013-12-10 15:45 | 只看该作者
为何不用flyby

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4#
 楼主| 发表于 2013-12-10 15:52 | 只看该作者
zcl2012 发表于 2013-12-10 15:45
' g& w6 z- p# W9 \) u9 l为何不用flyby
  }4 h/ M% ~8 c6 d5 O, T7 e
8 j* j* b. k/ G% y* B; g$ I
FLYBY不会用,也没用过,还有就是从省空间方面考虑!!谢谢

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5#
发表于 2013-12-10 16:27 | 只看该作者
个人建议:数据线同组用同层(内层),数据线用3/4层走线,一个DDR分别都用3/4层走线,这样不用考虑组间间距,目测你的距离太近。地址线要求不严格,建议上下两个DDR的注意fanout,用3/4层线连接,T点到BGA建议用TOP跟bottom面走线。建议完毕

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6#
 楼主| 发表于 2013-12-10 16:46 | 只看该作者
天启者 发表于 2013-12-10 16:27
, l& x" A( G# X1 J* R3 m- d个人建议:数据线同组用同层(内层),数据线用3/4层走线,一个DDR分别都用3/4层走线,这样不用考虑组间 ...

3 O# e5 s! D0 u0 g2 r& q; C) x( m谢谢解答!有问题:
+ K) @6 `# m# M& y% P1 G# u8 U2 Z, b数据线现在全部用3层走线。你说的地址线上下两个DDR的注意fanout,是出线不对,还是什么 意思 。T点到BGA用TOP跟bottom面走线,这样参考平面 不一样,T点到DRAM二端用4层直线,这样可以吗

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8#
发表于 2013-12-10 17:17 | 只看该作者
molin 发表于 2013-12-10 16:46
( o( i1 L/ t/ i谢谢解答!有问题:& D; I" S. k: Q& M5 c1 V
数据线现在全部用3层走线。你说的地址线上下两个DDR的注意fanout,是出线不对,还是 ...
4 w+ V: j9 b7 F8 ~2 H# `4 k! K7 K
据我以前经验:你的数据线全部用第三层走,目测是无法满足组内跟组间的线间距。至于上下地址线的DDR的注意fanout意思是方便你出线连线,地址线要求不严格,参考层不同也关系不大。

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10#
 楼主| 发表于 2013-12-11 19:02 | 只看该作者
天启者 发表于 2013-12-10 17:17
, q1 E( ^" y3 N7 `8 w- c据我以前经验:你的数据线全部用第三层走,目测是无法满足组内跟组间的线间距。至于上下地址线的DDR的注 ...
3 @( a% f6 E8 }  r3 \
大神,数据 线用3 4层走线,参考层不是变了吗,2层是GND ,5层是VCC,这样也可以?: B; |9 [3 @* A) K  E( n) [
而地址线用走top和BOTOOM参考层也是一样??

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12#
发表于 2013-12-13 17:45 来自手机 | 只看该作者
兄弟用菊花连走,不要t形

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13#
 楼主| 发表于 2013-12-13 18:08 | 只看该作者
newcomsky 发表于 2013-12-13 17:45; M* n( U7 B6 e6 m; V
兄弟用菊花连走,不要t形
4 @$ ^4 x$ l! J: |3 x4 U" A
大哥 ,菊花连怎么走,无从下手啊,求教程 啊!!!

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14#
发表于 2013-12-15 21:47 | 只看该作者
走菊花链的话得确定你的DDR3有读写平衡的,如果不支持读写平衡走菊花链也没用。问问硬件支持吗,如果支持的话可以走菊花链也就是flyby。如果不行的话按照上面的建议走T点。再不会的话可以联系我,加我Q,392575977.

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15#
发表于 2013-12-15 21:49 | 只看该作者
另外你的fanout有问题啊,还有孔打的也有问题,才4片的DDR不至于没有空间的。
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