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求教ALLEGRO 做 database check出错

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发表于 2013-4-10 22:37 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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/ q. Q( _& ~$ P6 F1 P- M, A' Y: m********************************************************************************
- L6 n0 C* n8 D, t. H9 W* y4 n*  PeRFormance checking for design G:/My project/TSQ-8A/PCB/TSQ-8A.brd
" T% M" _% N% y- n- T0 B********************************************************************************4 ?9 k) |3 _8 L
: B  k9 S# r$ A+ R
Ratsnest schedule check3 t6 d. ?' i- \8 y$ @- |# W2 h
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- u9 T$ r4 g: _4 a* OK.$ ~! `2 x+ n  l* w
) D% c) J7 I6 I# m# t! \) z1 D
DRC check
! C" x2 a/ W9 J* I% T* M----------------------
% O6 g4 o, @! @' C# S3 P# K* The number of physical/spacing csets is 0.080000 larger than the number
2 S' b/ w9 D3 W0 k8 @# |  of nets Suggest examining constraint model.0 @' {" l4 i8 f5 C5 B' h6 e* U3 A
  ISSUE: Misuse of the allegro constraint model such as using a spacing
( _8 Z' p. J7 h" V+ l0 u. P         cset for each diffpair in the design. Result is system  P) |) Q& W$ W2 c
         performance degradation.4 G# O- B3 F9 h( I1 }, L# z+ G3 |
0 q; X; V0 a/ B2 Q' M
& Y9 }" S% Z7 H3 {+ P4 x- i
Constraint region check( F# ]. E/ y5 _4 Z4 r4 D9 Q
-------------------------------
, G# O% |0 K- {* OK.% `, t# B" m% y8 N" G

7 _3 c& V) F  Z1 C# g+ e0 QDynamic shape check  B5 z6 z& V4 f6 f! h( Z! }
-------------------------------
2 g3 M, z5 l8 d( F6 K' g  A* OK.
; R$ l  F+ X# K& S1 v# Z: {# m' J
) s" P' @9 G! O/ KSector table check
/ P4 ]2 P% \+ R+ G& A-------------------------------
; L; l. q$ Y2 }' |* The ratio of design extent to route keepin extent is too large (50.050670). Suggest reducing design extent.
% f# u) l7 S" l1 j$ Z4 C: V
7 c. _6 \+ Z* b) c5 W' N  uConstraint set check5 @% A5 s! Q3 Z  ?- G/ |  F& D; O
---------------------------------4 i! i( Y0 }. M4 D: e+ M- O
* OK.
9 c; m1 @9 {8 a6 P  m, J; ]! g( h
; |/ |. t. D. j- b1 lNODRC_SYM_SAME_PIN check
/ V+ i/ I5 ^7 [7 x7 r  d* l) f---------------------------------% j) [7 c9 l0 {. \/ n0 i4 w4 ?7 G
* OK.
" C& b, C' q" z( v* w2 n
/ X! g8 A/ X" ^' D* X" W# G/ oCross section check for bad dielectric constant values6 m5 a7 y" H/ c# x7 ?
--------------------------------------------------------
, |( y1 m" ^0 c' A  H* OK.
8 @: t" R8 y' ]) ^5 A2 Z0 r& ]
padstack size check
8 \! Q. p( {3 t% c---------------------------------$ @- W0 l5 C) l% I
* OK.
; ^" V% R7 A1 `/ u7 z2 T# F- P' Z7 n9 v0 B5 I" W9 l2 [

' I6 u( C) l  P" K% c2 problems found.        0 maintenance problems found.
; L2 c) d2 s8 @$ G: }5 Y

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2#
 楼主| 发表于 2013-4-12 18:50 | 只看该作者
是约束规则设置不对吗?
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