为什么其他层走线阻抗都正常，然后一进入BOTTOM层阻抗就开始升高啊

Dcpc116083330 · 发表于 2025-11-22 19:17

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如题。画图画了一半用sigrity对这个部分做了个阻抗分析，线长，相对延迟，组内组间误差都做在误差范围内。小白有些东西理解的还不是很好

小小子 · 发表于 2025-11-24 19:50

Dcpc116083330 发表于 2025-11-24 16:14# M# ~- p- H, G' @0 k& U
佬，我做了相对延迟设置。误差根据时钟线和数据线，组间组内分别做了5mil，50mil的误差设置（应该能避免 ...

层主的意思你绕线的间距设置的调小，在信号传输的过程中，铜线间距太小会信号耦合导致实际时序并没有等序

Dcpc116083330 · 发表于 2025-11-22 20:14

顶一下顶一下

Dcpc0874891b8 · 发表于 2025-11-22 20:46

会不会是层叠没设置好？

Dcpc116083330 · 发表于 2025-11-22 20:53

Dcpc0874891b8 发表于 2025-11-22 20:46
. U' H; d# h/ D% p/ p会不会是层叠没设置好？

层叠一开始就设置好了。问题是同一条线，在在TOP层或者SIG04层都是好的，一进入BOTTOM层就开始高阻抗。哎。

Dcpc116083330 · 发表于 2025-11-23 12:34

顶顶顶顶顶顶

小小子 · 发表于 2025-11-24 15:55

GND5的铜箔铺了吗？

Trunktren · 发表于 2025-11-24 16:02

给你提一点layout建议，感觉你绕线间距都太小了，可能会等长不等时哦。

Dcpc116083330 · 发表于 2025-11-24 16:14

Trunktren 发表于 2025-11-24 16:025 q: J% P8 ^7 c9 \5 F0 g
给你提一点layout建议，感觉你绕线间距都太小了，可能会等长不等时哦。

佬，我做了相对延迟设置。误差根据时钟线和数据线，组间组内分别做了5mil，50mil的误差设置（应该能避免大部分不等时的问题了

Dcpc116083330 · 发表于 2025-11-24 18:02

小小子发表于 2025-11-24 15:55
# s# Y; _1 @! wGND5的铜箔铺了吗？

找到原因了，我蠢了。。GND02铺了两层。我是傻瓜

Dcpc116083330 · 发表于 2025-11-24 18:04

Trunktren 发表于 2025-11-24 16:02
; x ]/ u( `$ o5 o- |+ z给你提一点layout建议，感觉你绕线间距都太小了，可能会等长不等时哦。

找到问题了。我ben蛋了

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[仿真讨论] 为什么其他层走线阻抗都正常，然后一进入BOTTOM层阻抗就开始升高啊