时钟发生器

微笑的记忆 · 发表于 2012-9-21 16:20

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1、时钟发生器clkgen利用外来的时钟信号clk生成一系列时钟信号，clk1、fetch、alu_clk，并送往cpu的其他部件。
2、其中，fetch是外来时钟clk的8分频信号。
3、clk1信号用作指令寄存器的时钟信号。
4、alu_clk则用于触发算术逻辑运算单元（8位）。

按以上要求用verilog写出时钟发生器。

以下是我写的，但是呢，其中的alu_clk不知道要怎么写。请教大神，还有，如果代码写的不是很规范，写的不是很简洁，请帮改下，或许你的一句话就会帮我打开一扇窗户，让我更加了解verilog。谢谢！{:soso__187047450382421961_3:}
module clk_gen(clk,rst,fetch,clk1,alu_clk);
input clk,rst;
output fetch;          //clk的8分频，用来控制地址多路器，输出指令地址与数据地址
output clk1;          //控制指令寄存器，累加器，状态控制器的时钟
output alu_clk;       //控制算术逻辑运算单元的时钟
reg [2:0] count;
reg fetch;
reg alu_clk;
//reg [2:0] N;
//reg clk1;
assign clk1 = ~clk;    //原输入，原输出
parameter N=8;          //对clk进行八分频处理之后赋值给fetch
always @ (posedge clk)
begin
if (rst)
begin
fetch <= 1'b0;
//clk1 <= 1'b0;
count <= 1'b0;
alu_clk <= 1'b0;
end
else if(count<=(N/2-1))
count <= count + 1;
else
begin
count <= 1'b0;
fetch <= ~clk;
end
end

endmodule

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