DDR4布线（fly by拓扑）neck模式问题咨询

linenwang1994 · 发表于 2020-7-7 11:12

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请教一下各位，我们使用了两片DDR4内存使用fly by拓扑结构，在进行DDR4布线时，两个DDR芯片之间的地址线以及控制线等还需要尽可能保证36欧的阻抗吗（有的地方线太宽走不了使用了neck模式）？目前我是能保证36欧阻抗的地方就把线调宽了，但是这样感觉有点奇怪，想请教一下大家，是我目前这样的方法好（每根线的阻抗都有变化），还是就全用neck模式比较好（每根线的阻抗连续）。

ann_wz · 发表于 2020-8-17 15:49

附上出处，感觉是这个意思

ann_wz · 发表于 2020-8-17 15:37

主干跟分支的阻抗要求是不一样的，比如你走flyby,控制器到第一个颗粒的走线阻抗控制40欧，那颗粒之间你可以做到60欧，所以你颗粒之间的走线可以比主干部分窄的

nevadaooo · 发表于 2020-7-7 13:20

尽量控制阻抗

xem07 · 发表于 2020-7-7 13:53

尽量保证阻抗连续吧，不要出现阻抗来回波动

dzkcool · 发表于 2020-7-7 13:54

两片DDR而已，控制这么低的阻抗干嘛，搞得线老宽老宽的。

Monet · 发表于 2020-7-7 16:56

线宽太粗了吧。。。2片DDR放近一点，阻抗没必要这么低，线宽最好一致

zoudayu · 发表于 2020-7-10 16:11

X86的 DDR地址线控40OHM 但是你是板载内存可以在BGA入口变细

Foray · 发表于 2020-7-14 10:53

一般是单端50ohm，差分100ohm阻抗控制吧，另外尽量保证 data组内等长，差分对内5mil以内，尤其是clock线

zc333 · 发表于 2020-7-14 20:10

这样控制阻抗，线得多粗

king619171464 · 发表于 2020-7-14 20:21

强烈建议走线一样粗，不要来回变，否则写入数据测试时候，误码率容易很高

bobo1957168 · 发表于 2020-7-25 23:17

颗粒很多时候做的是50的阻抗，看控制器要求，还有综合考虑走线长度，没说一定要做多少，40ohm大多数是Intel的要求吧

zx_01 · 发表于 2020-7-26 21:28

算阻抗大小了吗？

ann_wz · 发表于 2020-8-17 15:52

附上资料，很多ddr的design guide里面应该都说明了，主干跟分支阻抗应该是不一样的

gumeng · 发表于 2020-8-18 17:17

这样走不科学

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