关于不同层走线眼图对比

专业pcb设计接单 · 发表于 2023-12-6 14:41

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1.表层走线开窗，高速走线有伴随gnd，走线是共面波导模型
2.内层走线，相邻2层走线也是共面波导模型
1的走线无过孔 2 的走线两次过孔
现实测：
2比1的眼图眼高亮睁开的好
请问：
能否从原理给予解释哪位大神
产品是给予PAM4的光模块测试对比效果

EagleJi · 发表于 2023-12-6 15:13

原理不清楚，可能这就是为什么要求走线走内层不要走表层的原因！至于原理，把实测结果给到大家就行了。很多时候工作不是上学，知道怎么做已经领先90%的人了。当然你知道为什么那就更优秀了。

遗忘小勇 · 发表于 2023-12-6 16:38

如果是实测的话，PAM4是56G以上光模块吧，一般建议是不走表层，我理解主要是从以下方面考虑，1，表层处理走线的处理方式是蚀刻+plating，因此阻抗控制较内层差，SDD11较差。2，还是因为蚀刻+plating，表层的铜表面粗糙度不可控，一般都会高出内层很多，SDD21插损会比内层的大。3，表层走线串扰会比内层大，相同的对间距，串扰会增加。看看这些是否可以解释：）

mggimg · 发表于 2023-12-6 17:24

遗忘小勇发表于 2023-12-6 16:38
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优秀----------------

ttgoer · 发表于 2023-12-8 14:10

你的仿真模型是纯里层仿真，还是从源PAD，到VIA，到走线，到终端的完整仿真？
VIA，背钻，PCB堆叠有按实际模型么？

15201018930 · 发表于 2023-12-12 15:01

ttgoer 发表于 2023-12-8 14:10
0 e% B4 `) T) y* z# e- h你的仿真模型是纯里层仿真，还是从源PAD，到VIA，到走线，到终端的完整仿真？
5 t. |8 Q ?: fVIA，背钻，PCB堆叠有按实际 ...

实际板子制造的阻抗匹配是怎么控制的，板子叠层是怎么做的？表层到参考层的距离，和内层到2个参考层的距离。仿真的时候具体过孔参数、叠层参数等是否的完善了？

ttgoer · 发表于 2023-12-25 11:26

遗忘小勇发表于 2023-12-6 16:38
2 H5 N5 J( z* Z$ t! h: {/ R0 W如果是实测的话，PAM4是56G以上光模块吧，一般建议是不走表层，我理解主要是从以下方面考虑，1，表层处理走 ...

有点和你想像不太一样的是，在内层铜的制造过程中，化学腐蚀和机械抛光可能会导致一些不均匀的表面和微小的凹凸。而外层铜通过电镀工艺，将铜层均匀地沉积在基板表面，可以更好地控制铜层的厚度和平整度，因此表面相对更加平整光滑。

遗忘小勇 · 发表于 2023-12-27 18:11

ttgoer 发表于 2023-12-25 11:26:43& W2 L0 C" ^: U% I! u. ~) h
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有点和你想像不太一样的是，在内层铜的制造过程中，化学腐蚀和机械抛光可能会导致一些不均匀的表面和微小的凹凸。而外层铜通过电镀工艺，将铜层均匀地沉积在基板表面，可以更好地控制铜层的厚度和平整度，因此表面相对更加平整光滑。

请问有实测数据吗？按我的认知来说，正常表层铜箔一般是HTE or STD rz一般6-8um甚至更大，而内层铜箔根据板材不同选择rtf（2-4um），hvlp（1.5-2um）等处理过的铜箔类型，就算做蚀刻＋表面棕化，其粗糙度也小于表层铜箔。如果表面铜箔按1oz＋plating平均厚度2.2mil左右，基铜1.4mil，注意这个平均厚度，按照ipc的刚标验收表层铜箔好像是大于1点几就算OK，也就是说表层的铜厚都有这些误差，如果再引申到粗糙度那应该更大，仅代表个人观点。

嚼出西哈范 · 发表于 2024-3-25 18:22

阻抗匹配和插损都要看，表层可能插损更大

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