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sigrity仿真TDR阻抗

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1#
发表于 2020-11-24 15:41 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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有大神可以分析一下吗?为什么0~147ps之前阻抗是偏小的呢?这部分应该是CPU的扇出细线,阻抗应该大一点呀。还有,这里仿的是差分线,差分阻抗是75ohm,仿真一个来回之后,阻抗为什么上升到150了呢?

38548720201124154157mmexport1606203443132.jpg (388.25 KB, 下载次数: 3)

38548720201124154157mmexport1606203443132.jpg

“来自电巢APP”

该用户从未签到

2#
发表于 2020-11-24 17:30 | 只看该作者
看着好高大上啊
  • TA的每日心情
    开心
    2020-12-14 15:33
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    [LV.6]常住居民II

    3#
    发表于 2020-11-25 09:30 | 只看该作者
    放一下链路设置示意图学一下呢,看起来150欧是远端开路全反射了
  • TA的每日心情
    开心
    2024-2-21 15:59
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    [LV.8]以坛为家I

    4#
    发表于 2020-11-25 09:46 | 只看该作者
    阻抗曲线的最开始是有个尖峰的,最好把PCB走线截图出来才好分析。

    该用户从未签到

    5#
     楼主| 发表于 2020-11-25 15:19 | 只看该作者
    dzkcool 发表于 2020-11-25 09:46+ M: T7 \- A# q3 O1 w
    阻抗曲线的最开始是有个尖峰的,最好把PCB走线截图出来才好分析。
    , F1 ?8 }* p1 F9 a4 q( ?
    走线是这样的( x" T" A+ N  \" b5 M# `& L

    1.png (55.09 KB, 下载次数: 0)

    1.png

    该用户从未签到

    6#
     楼主| 发表于 2020-11-25 15:20 | 只看该作者
    Markdu 发表于 2020-11-25 09:30: i5 t4 @; x# j! e  ]
    放一下链路设置示意图学一下呢,看起来150欧是远端开路全反射了

    2 C; z9 B( S, V% w$ F走线是这样的
      G, L% d, Y) d+ q# Y

    1.png (55.09 KB, 下载次数: 0)

    1.png
  • TA的每日心情
    开心
    2020-12-14 15:33
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    [LV.6]常住居民II

    7#
    发表于 2020-11-25 18:46 | 只看该作者
    恰巧你在邻桌笑 发表于 2020-11-25 15:20
    / X7 ~9 a- L) ^- d! I走线是这样的

    ( g# L3 w$ q- A0 P  P虽然线变细了,但间距也近了,相互耦合会更严重,所以阻抗有可能往下掉(这种比较均匀的传输线,仿真软件一般没啥问题)。150欧是远端开路全反射,TDT和TDR的时间关系也能说明这点/ L& @5 `! j+ l  x  Q7 c  W4 G
  • TA的每日心情
    开心
    2020-12-14 15:33
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    [LV.6]常住居民II

    8#
    发表于 2020-11-25 18:49 | 只看该作者
    恰巧你在邻桌笑 发表于 2020-11-25 15:203 P) [4 M. D% K0 E/ z
    走线是这样的

    $ a) s; f9 W+ A2 J7 M: X. w3 d另外请教下,这个是芯片封装,还是PCB走线,一直想了解下芯片封装的RDL怎么扇出,I/O排布的原则
    ; M* k4 D1 G8 j4 N7 q8 M

    该用户从未签到

    9#
     楼主| 发表于 2020-11-26 16:21 | 只看该作者
    Markdu 发表于 2020-11-25 18:46
    7 Q# @# J# ]% h虽然线变细了,但间距也近了,相互耦合会更严重,所以阻抗有可能往下掉(这种比较均匀的传输线,仿真软件 ...
    , [& o* i* U% Q  y/ y3 N& w
    谢谢啦~
    ! ~4 w7 T# @. L3 ~0 o$ t0 `+ D4 V: Y

    该用户从未签到

    10#
     楼主| 发表于 2020-11-26 16:21 | 只看该作者
    Markdu 发表于 2020-11-25 18:49+ ~2 y/ O0 A& b6 C& d! u3 S
    另外请教下,这个是芯片封装,还是PCB走线,一直想了解下芯片封装的RDL怎么扇出,I/O排布的原则

    $ L1 j# u9 p  T  [: u我也在学习中,我做的是仿真哦,不是布线,不太懂
    ) j4 W) i+ j, \/ G; A+ X

    该用户从未签到

    11#
    发表于 2020-12-14 17:55 | 只看该作者
    差分线,bga扇出,大部分都是50欧姆,肯定小啊

    该用户从未签到

    12#
    发表于 2022-7-19 17:20 | 只看该作者
    请问楼主问题解决了吗
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