sigrity仿真TDR阻抗

恰巧你在邻桌笑 · 发表于 2020-11-24 15:41

您需要登录才可以下载或查看，没有帐号？注册

x

有大神可以分析一下吗？为什么0~147ps之前阻抗是偏小的呢？这部分应该是CPU的扇出细线，阻抗应该大一点呀。还有，这里仿的是差分线，差分阻抗是75ohm，仿真一个来回之后，阻抗为什么上升到150了呢？

CCxiaom · 发表于 2020-11-24 17:30

看着好高大上啊

Markdu · 发表于 2020-11-25 09:30

放一下链路设置示意图学一下呢，看起来150欧是远端开路全反射了

dzkcool · 发表于 2020-11-25 09:46

阻抗曲线的最开始是有个尖峰的，最好把PCB走线截图出来才好分析。

恰巧你在邻桌笑 · 发表于 2020-11-25 15:19

dzkcool 发表于 2020-11-25 09:46+ M: T7 \- A# q3 O1 w
阻抗曲线的最开始是有个尖峰的，最好把PCB走线截图出来才好分析。

走线是这样的

恰巧你在邻桌笑 · 发表于 2020-11-25 15:20

Markdu 发表于 2020-11-25 09:30: i5 t4 @; x# j! e ]
放一下链路设置示意图学一下呢，看起来150欧是远端开路全反射了

走线是这样的

Markdu · 发表于 2020-11-25 18:46

恰巧你在邻桌笑发表于 2020-11-25 15:20
/ X7 ~9 a- L) ^- d! I走线是这样的

虽然线变细了，但间距也近了，相互耦合会更严重，所以阻抗有可能往下掉（这种比较均匀的传输线，仿真软件一般没啥问题）。150欧是远端开路全反射，TDT和TDR的时间关系也能说明这点

Markdu · 发表于 2020-11-25 18:49

恰巧你在邻桌笑发表于 2020-11-25 15:203 P) [4 M. D% K0 E/ z
走线是这样的

另外请教下，这个是芯片封装，还是PCB走线，一直想了解下芯片封装的RDL怎么扇出，I/O排布的原则

恰巧你在邻桌笑 · 发表于 2020-11-26 16:21

Markdu 发表于 2020-11-25 18:46
7 Q# @# J# ]% h虽然线变细了，但间距也近了，相互耦合会更严重，所以阻抗有可能往下掉（这种比较均匀的传输线，仿真软件 ...

谢谢啦~

恰巧你在邻桌笑 · 发表于 2020-11-26 16:21

Markdu 发表于 2020-11-25 18:49+ ~2 y/ O0 A& b6 C& d! u3 S
另外请教下，这个是芯片封装，还是PCB走线，一直想了解下芯片封装的RDL怎么扇出，I/O排布的原则

我也在学习中，我做的是仿真哦，不是布线，不太懂

pcb设计worker · 发表于 2020-12-14 17:55

差分线，bga扇出，大部分都是50欧姆，肯定小啊

dayy · 发表于 2022-7-19 17:20

请问楼主问题解决了吗

帐号		自动登录	找回密码
密码			注册

推荐内容 /1