sigrity对板子上的一对PCIE线进行了TDR仿真，那位可以帮忙解读一下波形！

出入仿真江湖 · 发表于 2024-4-10 16:21

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本帖最后由出入仿真江湖于 2024-4-10 16:22 编辑

sigrity对板子上的一对PCIE线进行了TDR仿真，那位可以帮忙解读一下波形！多

谢了。

longliuming · 发表于 2024-4-11 17:25

TDT其实就是S21,TDR就是S11.原理就是把一个阶跃信号加到输入端看传输线各点的阻抗特性。根据TDR阻抗突变点，然后按照传输时延/2*6mil就可以在PCB上找到阻抗突变的位置，再进行PCB走线线宽或过孔的优化

ybing12 · 发表于 2024-4-10 16:35

我是新手，准备就位，等高手讲解

爱学习的小学生 · 发表于 2024-4-11 08:30

小板凳，笔记本已准备好，静等老师讲解

aesther1 · 发表于 2024-4-14 14:02

阻抗突变点形成的原因是啥

longliuming · 发表于 2024-4-15 09:18

阻抗突变点形成的原因可能是差分线的线宽变化，间距变化（fanout时），走线换层的过孔或走线进入元件焊盘没做优化线等等

出入仿真江湖 · 发表于 2024-4-15 10:55

longliuming 发表于 2024-4-15 09:18& D' `3 b# ~; \6 {
阻抗突变点形成的原因可能是差分线的线宽变化，间距变化（fanout时），走线换层的过孔或走线进入元件焊盘没 ...

前面的是突变是VIA造成的，但后面的那个突变不知道什么原因？线路没有变化

DcmeetX5AQ15690 · 发表于 2024-4-17 22:44

链路上的不连续点会引起阻抗突变，比如过孔/电容/连接器/跨分割等。PCIe协议应该是要求差分线阻抗85ohm，看这个波形，阻抗整体都偏高，而且波动大，速率可能上不去

狂羁青马 · 发表于 2024-8-1 16:00

出入仿真江湖发表于 2024-4-15 10:559 y8 f6 Q' W: d( e
前面的是突变是VIA造成的，但后面的那个突变不知道什么原因？线路没有变化

阻抗一开始上升，后面在下降这两个标记点的变化是为什么，我仿真的TDR也都这样

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