求助 HyperLynx仿真SDIO WIFI FPC线材信号质量

yuangang0101 · 发表于 2011-10-17 16:30

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以前没有用过HyperLynx，最近遇到一个问题，想对这个问题进行一下仿真，看是否是由于线长和串扰导致了SDIO WIFI的功能不正常。是否有比较会的伙计帮忙指点迷津，想进行一下Linesim以及BoardSim，不知道如何设置一些相关的内容。
此SDIO WIFI 有4个data信号以及1个50M的clk，1个cmd信号，1个32.768K的sleepclk以及电源还有地，由一根FPC线完成主板端到WIFI卡的连接，线长的时候找不到设备，使用比较短的FPC线的时候可以找到；同时将clk单独飞线也可以找到设备。
现在仿真下如何多长的线会将CLK信号影响到偏差很大，找不到设备的情况；同时想看下串扰的情况，知道这个如何仿真的兄弟指点下如何进行，感激不尽！

sdody · 发表于 2011-10-18 04:22

需要：
1. 主板 PCB stackup
2. SDIO 卡PCB stackup
3. 主板和SDIO PCB走线宽/哪层/多长
4。主板IC IBIS model
5. SDIO Wifi IC IBIS model
6. FPC (是0.5mm/1mm pitch?)

willyeing · 发表于 2011-10-18 11:30

时钟串阻没多大

yuangang0101 · 发表于 2011-10-18 14:18

sdody 发表于 2011-10-18 04:22 - { O; }2 B0 }* ]9 z
需要：; s9 C) Z9 q' i$ e, F
1. 主板 PCB stackup
) C" q6 ?- U r7 W2 d% r9 z2. SDIO 卡PCB stackup

非常感谢，只不过之前没有接触过仿真，我们这边都是使用的allegro，layout方面也知道的不多，自己从头开始看起来比较费时间。不过谢谢指导，有指向性的去看一些东西，先完成这个仿真再说，我只是用示波器测量了clock和data的建立时间和保持时间，基本上都满足要求，看了clock信号的台阶，发现比较长的FPC线材（115mm）的时候clock出现第一次台阶的幅值比较低（2.5V），使用比较短的FPC线材（43mm）的clock出现第一次台阶的幅值会稍微高一点（2.8V）
FPC线一头是0.3pitch接WIFI模组，一头是0.5pitch接主板。FPC走线的时候也注意了线宽变化，也进行了一些铺地处理，比较长的FPC仍然没有找不到WIFI模组。
不过可以看到一点，上升时间明显的变慢了，由于是直接连接，不存在比较大的电容，可能是否是由于寄生电容等等各个方面的影响，导致带宽不够，上升时间变慢等等，想看下是什么原因主导导致的。
毕竟我使用FPC线材（115mm）的时候，将FPC线的clock单独断开，然后将50M的Clock直接从主板飞线到WIFI模组的，是可以找到设备的。
可否建议我看一些材料，关于HyperLynx的，目前我找到的好多都用不上，谢谢兄弟！至少先把这个问题仿真出来

yuangang0101 · 发表于 2011-10-19 10:22

sdody 发表于 2011-10-19 01:02 " ~& m. K( N* C( P4 s' }6 p
学Hyperlynx 最好的网站是Mentor Supportnet. 里头有好多Video和教材。需要通过公司Email注册。' P5 o; J, A" }2 u1 h* m- g
$ n# Y* |5 m3 p) A9 V
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非常谢谢兄弟指点迷津少走弯路已经注册OK

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