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本帖最后由 LIN木木 于 2018-6-20 18:16 编辑
. @9 a+ a+ R) L) J3 d+ O" u* | g( e, X$ c1 G, l7 P! e
1、安装好allegro 16.6转pads VX2.3
/ G4 A* f& I0 q5 Y; A T% n2、添加以下用户变量
$ Q" G; J+ v- e3 k变量名：AEX_BIN_ROOT
& N, b g2 q2 V) p2 P! Y7 u( F值： PADS软件中translators软件的bin目录路径
0 B1 b' M7 r7 S, V/ R3 e& ~$ i1 z变量名：AEX_ENABLE_JOBPREFS_LAYER_FIX
9 f2 [% O; [! c ?) G值： 1 ( R4 G# z6 P3 s2 w+ [
变量名：Home# N3 v7 W7 F) B( p2 {0 h- k3 H4 |( W
值：cadence软件的pcbenv文件夹所在目录的路径
( c' g/ F' W. C# ^0 v3 i3、将PADS软件skill_scripts目录里面的文件全部复制到Cadence软件的pebenv目录里面 j8 ^% q9 J- c9 [
4、打开要转换的文件，选择allegro PCB editor XL版本及以上版本，在Allegro软件的Setup下的user preferences Editor 中的Skill选项里，在telskill选项中打√ , 这时软件会弹出一个对话框，不用理会，关闭就是
, p' h- ]) G. L1 E$ v5、command命令栏中输入skill load "dfl_main.il",回车后，会看到返回T。 注意，输入时，引号不能少，load和引号间是有空格的: @& E! L& ~" |' R0 a8 o
以上步骤是copy来的，以下是我遇到的情况和解决办法：9 F! \+ M* L4 Z, e
第5步出现：: H* j! X+ l" U( e# H8 F# m# u6 }
E- *Error* load: can't access file - "dfl_main.il"
& ]) Z0 d3 p4 R0 {What！这是什么鬼，完全按步骤来的啊
" e# }! X) ?! ]$ S% d: i好吧，继续查找原因, U/ P. w5 k6 |5 U' ?
发现在pcbenv文件夹下还有一个pcbenv文件夹
8 s9 {/ b: {% g2 f a" i$ v# W' `
% l7 f$ K8 p0 \" e& o" _/ g4 w
猜测是文件指向的问题，于是再将D:\PADS\PADSVX.2.3\SDD_HOME\translators\skill_scripts下所有文件复制到新的pcbenv文件夹下$ N, X4 R/ j; U8 T
重新运行skill load “dfl_main.il”
: z9 |) p. q- y' n6 x. |这下子就OK了，然后main out; s# I! I& M8 E* }
弹出7 }9 E1 u+ _, F0 m
. e' K' s/ K" i4 G怎么和网上的步骤不一样啊？不管，先转再说，转完后看到Done了
( W* H, ]' d* |$ J" a
% O5 F+ L) G' |9 l2 ^4 e
好了，这下打开allegro Designs Translator，开始转PADS
) ^% J' D! m8 g7 g* F- M
, ~1 \( v2 n! o+ V9 Z竟然又出现错误->># P' \. O. r: W, ?8 Q
) H; m# ^' r/ |
好吧查看下文件LayoutDB.dfl，记事本打开，发现有错误, T# ] l6 W1 l) b) I$ L( X1 N
& @9 G' J w/ Y; {1 W
猜测是brd文件本身存在DRC错误，于是换一个简单点的没有错误的文件试下。( r( N! _# i% k: m$ y& r P
这次用的是allegro自带的文件 l' a: b2 y% r& b# @+ e i U
% O8 o2 A$ S2 }! U P继续，这下竟然可以了-->>! |' V6 } z7 F" V
7 K e3 A' O+ {' F转换完后，文件夹下出现design_1529488404.pcb/ x+ q, w! G- B( @2 I0 \
( q% z* R: G1 N$ C& O* k' e T9 u
用PADS打开，成功了
, r1 m; G1 l, \8 N
6 p [4 V/ M" p$ S9 I
至此，转换完成！
$ B+ G7 ?! a- R8 y
' E2 C/ Q" m4 n1 \- f1 I! K |
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发表于 2018-6-20 17:27
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