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EDA365电子论坛网»电子社区 › 研发技术版块 › 芯片SIP|封装设计 › 掩埋式叠DIE封装方式
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掩埋式叠DIE封装方式

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yjtj30xe

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1#
发表于 2022-1-27 10:50 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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文章介绍新式材料与叠层芯片方式，有利解决模块多芯片，小空间约束。
1 V3 ^  ]3 B4 R* |6 G# \; N" p/ e; |3 |未来高密度,多层次的堆叠设计，不妨是一个好的方向选择来自-半导体制造月刊-兴森科技封装部
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刘工在线
  • TA的每日心情
    怒
    2019-11-20 15:01

    • 签到天数: 1 天

    [LV.1]初来乍到
    2#
    发表于 2022-1-27 13:51 | 只看该作者
    这个叠层太详细了，" M) f. \& J# O$ V
    我们公司用的都是4层板，中间是电源和地: I( u2 q+ P7 s2 [5 w6 T( Q

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    lxxlstar
  • TA的每日心情
    开心
    2022-3-29 15:37

    • 签到天数: 1 天

    [LV.1]初来乍到
    3#
    发表于 2022-3-24 16:09 | 只看该作者
    感谢分享，好好学习！！！

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