还是关于DDR的问题

weirong · 发表于 2008-9-13 20:09

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我的8层板的DDR和CPU连有10R的电阻 SDA0到SDA31 有些中间接了10R电阻 DDR不是要等长误差有400MIL是允许的但是加电阻怎么解释而前不是全部都加了难道是阻抗匹配高手能解释一下不

qsj687 · 发表于 2008-9-14 10:33

我画的板上用的是100R的排阻不过也不是太清楚起什么作用可能是限流吧？

emanule · 发表于 2008-9-14 15:44

是不是高频抑制方面的考虑呢？

hunanwuxi · 发表于 2008-9-15 23:29

这要看DDR的类型来说，如DDR2：
如果是AMD的芯片组那是全部都有串电阻（靠CPU端则是SO_DIMM，靠DIMM的那是台式机用的），那是用来做阻抗匹配的。
如果是intel的那是接在DDR那头，是上拉电阻。数椐线是没有的，Command和Control线才接。
DDR1和SDRAM==电阻的用法是不一样的
如DDR2有好多电阻都做到内存上了

wdckill · 发表于 2008-9-16 08:47

源端端接,应该是用来减少反射的!

Allen · 发表于 2008-9-16 12:15

这个要看具体情况，但一般来说DDR的Rs设计推荐靠近DIMM，这样可以减小Controller附近的空间占用。
通常情况下Controller的驱动能力较强，负载都是多个，所以这里的Rs不是严格意义上的始端匹配，主要用作通过限流或衰减控制驱动端的驱动能力，实际使用中要根据负载个数调整Rs的大小。

thidxjtu · 发表于 2008-9-16 14:34

原帖由 hunanwuxi 于 2008-9-15 23:29 发表
9 F0 M* r% k/ N' z$ f( n* T) `7 M这要看DDR的类型来说，如DDR2：) [' v l: I( w1 c
如果是AMD的芯片组那是全部都有串电阻（靠CPU端则是SO_DIMM，靠DIMM的那是台式机用的），那是用来做阻抗匹配的。
# t# ? O# @. f5 o$ G2 U4 s& n如果是intel的那是接在DDR那头，是上拉电阻。数椐线是没有的，Comm ...

我也看到intel的主板上没有串联匹配电阻，为什么？难道intel内部已经做了匹配？

weirong · 发表于 2008-9-16 16:13

加问一个问题我的DDR 2个并联 DDR的地址线是复用的也就是说12位地址线要等长而我的DDR中间全部加了电阻从CPU到电阻再从电阻到两个并联的DDR 的连线要等长把允许误差是多少

Allen · 发表于 2008-9-16 17:34

原帖由 thidxjtu 于 2008-9-16 14:34 发表 ' J& T" h4 w, v1 W) \
9 r) I* T K/ I7 D8 B# B

3 y+ Q8 }& n! H8 E我也看到intel的主板上没有串联匹配电阻，为什么？难道intel内部已经做了匹配？

有些已经被集成到IC里面去了。

Allen · 发表于 2008-9-16 17:34

原帖由 weirong 于 2008-9-16 16:13 发表
3 J' M3 U6 t F加问一个问题我的DDR 2个并联 DDR的地址线是复用的也就是说12位地址线要等长而我的DDR中间全部加了电阻从CPU到电阻再从电阻到两个并联的DDR 的连线要等长把允许误差是多少

一般几百兆的速率100mil应该够了。

thidxjtu · 发表于 2008-9-19 21:10

原帖由 Allen 于 2008-9-16 17:34 发表
D" a1 W4 d2 J; w3 S, l6 X& @" L
' ^3 U4 M' V# P- f$ A' C有些已经被集成到IC里面去了。

可能是集成到北桥内存控制器了.

yun12 · 发表于 2008-9-23 17:21

DDR2 集佶墼到 DDR2 DIE 内部有程序自动调节

weirong · 发表于 2008-9-24 12:30

关于我的DDR的地址线加10R电阻的解释,我问了设计电路的工程师,不懂,解释如下:
能有效的消除数据线上的尖峰波,大概就是抑制高次谐波把,还有能消耗地址线上震荡引起的来回电流, 大概就和我们的振铃现象一样把,就是地址线上的电流要消耗在这个电阻上这个解释不和比配电阻一样吗我表达的不是很清楚因为我也没听懂

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