Mentor EE软件SIP封装设计求助

365长青 · 发表于 2019-4-29 11:00

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【求助】最近正在应用mentor EE VX1.2软件进行SIP封装设计，作为小白，诚心向各位大神请教下列问题：
1.pin-die数目与芯片引脚数目不一致时，怎样进行cell封装设计？
2.在设计完成芯片封装后，怎样将wire与bondpad进行连接？
大神们能以实例进行深入详细的讲解就更好了，衷心感谢各位大神的帮助！！！

gochip · 发表于 2019-4-29 11:48

本帖最后由 gochip 于 2019-4-29 12:14 编辑

bu会用，用cadence多好

365长青 · 发表于 2019-4-29 14:34

gochip 发表于 2019-4-29 11:48
! e9 O) t6 ` H3 j$ P; [- ~; s& {: Qbu会用，用cadence多好

cedence怎么用啊?大神

bd-fc · 发表于 2019-4-29 15:09

没看懂问题，最好有图示意一下

365长青 · 发表于 2019-4-29 15:41

bd-fc 发表于 2019-4-29 15:09! Q- ~: u1 K: v
没看懂问题，最好有图示意一下

比如说一个芯片有8个引脚，但是pin-die数目却不是8，那么我怎么建立它的封装呢？

365长青 · 发表于 2019-4-29 15:43

365长青发表于 2019-4-29 15:41
. B2 P+ U) E, w( a) I& F6 r; B- S比如说一个芯片有8个引脚，但是pin-die数目却不是8，那么我怎么建立它的封装呢？

如果您进行过键合线设计，应该能明白我的问题

hwh · 发表于 2019-4-29 17:40

bu会用，用cadence多好

365长青 · 发表于 2019-4-29 18:02

hwh 发表于 2019-4-29 17:40! F" K+ h5 h: ^) A' n, c7 j$ g) H& ~
bu会用，用cadence多好

cadence咋用的？能给说说嘛！！谢谢了！！

bd-fc · 发表于 2019-5-3 17:22

bd-fc 发表于 2019-4-29 15:09
W: o3 I- b' X% v没看懂问题，最好有图示意一下

是指BGA的封装？QFN的封装？

ytmgadw · 发表于 2019-7-18 22:03

你微信多少，加你进ＭＥＴＮＯＲ　ＳＩＰ微信群

ytmgadw · 发表于 2019-7-18 22:04

ＭＥＮＴＯＲ　ＳＩＰ设计方面比ＣＡＤＥＮＣＥ做的好

TaoTao00 · 发表于 2020-5-4 00:25

ytmgadw 发表于 2019-07-18 22:04:026 v# f i8 H1 Z
ＭＥＮＴＯＲ　ＳＩＰ设计方面比ＣＡＤＥＮＣＥ做的好

可以加微信一起讨论吗18502563251

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