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请教各位 关于 DDR2的仿真

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xf622

该用户从未签到
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1#
发表于 2009-9-7 20:40 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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x
最近老大让看看DDR2的仿真，我刚看了两天协议，发现时序要求比较多+ ~; N( a) e8 N, z. L# t
而且有一些是光在板级上是不能完全搞定的，所以现在有些茫然。) S$ a1 c- Y  a0 e4 s) I0 B8 S

  z; a  V# x+ W! h7 D' h    还有read和write的时序是不同的，那走线的约束该怎样设定呢？6 {9 \( C+ C$ ?( T9 _
如果按照写时序来做约束，那么读就不能满足。。& w4 I% u. h* }$ p! A7 `$ _0 g6 h

  G6 `2 m2 V0 I. H9 R    还是这个要由controller那边去作区分，可是这样的话仍然不知道该怎样去约束。
( i# T8 o# ~* [% f 希望各位给些意见！！~~~+ r' _, C# I6 R' {* l
& N) }$ [( L* L& g' a
    有没有一些实在一点的文章呢？？看过几篇，很泛泛。。。。。。
3 m" S! c* ~! M+ r6 n, S4 }' A' H7 p5 e
    谢谢各位

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wolai210

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2#
发表于 2009-9-27 20:50 | 只看该作者
期待高手指点一二

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紫枫零落

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3#
发表于 2009-10-7 15:39 | 只看该作者
read和write的时序在本质上是相同的，只不过驱动端的tva和tvb与接收端的建立时间和保持时间不相同罢了。9 R3 O# z8 k: N: Y* d8 g
在实际设置电气性能约束时，控制DQS与DQ,CK与地址控制，等之间的约束就可以

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yejialu

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4#
发表于 2009-10-8 15:48 | 只看该作者
1# xf622 ' c1 t! y% H, P! c& T
不太明白你为什么要用时序来控制走线约束，你们没有PDG吗？不写LAYOUT GUIDE 吗？时序就是求时间余量。如果没PDG那你只有自己做了，DQS/DQ，CLK/ADD  ，我们老大说SI/Timing都要做。

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