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synplify pro综合出的edif文件可以用布局布线工具布线吗?

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  • TA的每日心情
    擦汗
    2020-1-14 15:59
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    [LV.1]初来乍到

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    1#
    发表于 2007-10-15 22:54 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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    synplify pro综合出的edif文件可以用布局布线工具布线吗?
    1 v4 L' ?+ J7 ]. Y3 b不太清楚最终的过程是怎样的
    ; C5 z8 V9 m! r% H' b先拿仿真器波形仿真, M$ S2 C% N! ]/ ~  I" O5 y( I
    然后用synplify pro综合出网表?& m  r, U$ a7 X( X8 m
    然后把网表导入到布线工具里面?最后实现layout?
    alooha 该用户已被删除
    2#
    发表于 2007-10-16 08:44 | 只看该作者
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    3#
    发表于 2007-10-16 16:04 | 只看该作者
      这个不了解!
  • TA的每日心情
    擦汗
    2020-1-14 15:59
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    [LV.1]初来乍到

    4#
     楼主| 发表于 2007-10-16 17:27 | 只看该作者
    原帖由 alooha 于 2007-10-16 08:44 发表 + W$ p7 g% |, U/ ~1 p* d3 a* o
    Edif文件相当于芯片的网表,你说的布局布线是指FPGA的布局布线吗?这个好像跟板级的PCB设计没有直接联系哦。
    不是FPGA
    + v5 W% S# L0 @4 {4 _- I- t6 `- B4 n如果是fpga就直接使用它自带的综合工具生成它对应的下载格式即可
    0 H$ P# k1 u! y2 D; X! Y* e" c7 p9 M+ r" X3 _6 q2 c9 a
    是这个软件导出的这个edif文件可以供类似caence这样的布线工具画图layout吗?【以数字电路为先】
  • TA的每日心情
    擦汗
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    [LV.1]初来乍到

    5#
     楼主| 发表于 2007-10-16 17:29 | 只看该作者
    原帖由 mengzhuhao 于 2007-10-16 17:27 发表 9 v" p) r) x6 O9 O3 e0 S$ ?
    不是FPGA
      r& _; z& Q1 f' k4 [如果是fpga就直接使用它自带的综合工具生成它对应的下载格式即可* `" m. d9 [- @) e7 Y

    ) O! C: y" d, m7 [/ u是这个软件导出的这个edif文件可以供类似caence这样的布线工具画图layout吗?【以数字电路为先】

    : i2 n/ }8 D' {9 [# {. l- b# o# k这样可以最终综合出版图文件吗?
    alooha 该用户已被删除
    6#
    发表于 2007-10-16 17:35 | 只看该作者
    提示: 作者被禁止或删除 内容自动屏蔽
  • TA的每日心情
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    [LV.1]初来乍到

    7#
     楼主| 发表于 2007-10-16 17:40 | 只看该作者
    原帖由 alooha 于 2007-10-16 17:35 发表 / s, ~& K! \3 b4 ?8 s/ i( K
    这个应该用Cadence对应的IC设计工具才行吧,Allegro应该是不能直接导入。
    这个和allegro没有任何关系
    5 Q# v' ~# c$ T% n  k, v因为上面我说的是vhdl或者verilog hdl综合出来的
    7 m3 {2 o6 o6 V% }" i这些都是微观电路级别的,和cmos电路ttl电路可能相关
    % f2 v3 R4 }9 W% K3 T, [
    - h8 t( Y+ D  Y
    , ~+ t$ }; w! ]5 p2 L& ~) X3 I所以allegro当然就不会支持了
    zqy610710 该用户已被删除
    8#
    发表于 2007-10-18 11:26 | 只看该作者
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    alooha 该用户已被删除
    9#
    发表于 2007-10-18 22:56 | 只看该作者
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