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synplify pro综合出的edif文件可以用布局布线工具布线吗?

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  • TA的每日心情
    擦汗
    2020-1-14 15:59
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    [LV.1]初来乍到

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    1#
    发表于 2007-10-15 22:54 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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    synplify pro综合出的edif文件可以用布局布线工具布线吗?  i3 I, _- p* a, J6 F) u; ?
    不太清楚最终的过程是怎样的% F) O7 c, d" i: H
    先拿仿真器波形仿真! s. o7 P9 }3 e" D% o
    然后用synplify pro综合出网表?8 k5 N/ ^; C. X: ^& {5 e0 G
    然后把网表导入到布线工具里面?最后实现layout?
    alooha 该用户已被删除
    2#
    发表于 2007-10-16 08:44 | 只看该作者
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    3#
    发表于 2007-10-16 16:04 | 只看该作者
      这个不了解!
  • TA的每日心情
    擦汗
    2020-1-14 15:59
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    [LV.1]初来乍到

    4#
     楼主| 发表于 2007-10-16 17:27 | 只看该作者
    原帖由 alooha 于 2007-10-16 08:44 发表
    - O2 ]4 D" B2 f2 GEdif文件相当于芯片的网表,你说的布局布线是指FPGA的布局布线吗?这个好像跟板级的PCB设计没有直接联系哦。
    不是FPGA
    . ~) Y) r& t4 n9 y% Q1 a3 D3 V, Z如果是fpga就直接使用它自带的综合工具生成它对应的下载格式即可
    : a+ t8 |. N7 T# n4 m
    * Q0 ]7 J; j$ E3 @2 x4 l是这个软件导出的这个edif文件可以供类似caence这样的布线工具画图layout吗?【以数字电路为先】
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    [LV.1]初来乍到

    5#
     楼主| 发表于 2007-10-16 17:29 | 只看该作者
    原帖由 mengzhuhao 于 2007-10-16 17:27 发表 : r# T, w3 g) L' s* Q8 A
    不是FPGA# o8 R* S# z% O0 a
    如果是fpga就直接使用它自带的综合工具生成它对应的下载格式即可& {+ U4 F& N5 H- U9 U' F( h

    - [1 w* G) w0 x6 a0 s. M# P是这个软件导出的这个edif文件可以供类似caence这样的布线工具画图layout吗?【以数字电路为先】

    $ E) [- R. X: k) L3 S这样可以最终综合出版图文件吗?
    alooha 该用户已被删除
    6#
    发表于 2007-10-16 17:35 | 只看该作者
    提示: 作者被禁止或删除 内容自动屏蔽
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    [LV.1]初来乍到

    7#
     楼主| 发表于 2007-10-16 17:40 | 只看该作者
    原帖由 alooha 于 2007-10-16 17:35 发表
    $ J/ C7 x7 e$ z& V4 h$ P7 Z这个应该用Cadence对应的IC设计工具才行吧,Allegro应该是不能直接导入。
    这个和allegro没有任何关系- f. n8 J0 x5 n" F
    因为上面我说的是vhdl或者verilog hdl综合出来的  D/ q4 h# ?' }/ b& `# b
    这些都是微观电路级别的,和cmos电路ttl电路可能相关
    + F  j+ i- A' h2 B+ ?
    - {( |/ u% R( b9 D) f
    4 M) ^; q' e% q" z% ^所以allegro当然就不会支持了
    zqy610710 该用户已被删除
    8#
    发表于 2007-10-18 11:26 | 只看该作者
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    alooha 该用户已被删除
    9#
    发表于 2007-10-18 22:56 | 只看该作者
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