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synplify pro综合出的edif文件可以用布局布线工具布线吗?

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  • TA的每日心情
    擦汗
    2020-1-14 15:59
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    [LV.1]初来乍到

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    1#
    发表于 2007-10-15 22:54 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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    synplify pro综合出的edif文件可以用布局布线工具布线吗?) p9 Q# |/ c5 F# p  u' Q
    不太清楚最终的过程是怎样的
    : u4 J( {7 ]& R; ~- Q0 T先拿仿真器波形仿真
    2 _$ X* {7 C8 q4 Y+ y+ c  e* L然后用synplify pro综合出网表?* U4 B" i% }+ J) c# L
    然后把网表导入到布线工具里面?最后实现layout?
    alooha 该用户已被删除
    2#
    发表于 2007-10-16 08:44 | 只看该作者
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    该用户从未签到

    3#
    发表于 2007-10-16 16:04 | 只看该作者
      这个不了解!
  • TA的每日心情
    擦汗
    2020-1-14 15:59
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    [LV.1]初来乍到

    4#
     楼主| 发表于 2007-10-16 17:27 | 只看该作者
    原帖由 alooha 于 2007-10-16 08:44 发表 2 S# B7 D' v5 E! n4 c  p- a
    Edif文件相当于芯片的网表,你说的布局布线是指FPGA的布局布线吗?这个好像跟板级的PCB设计没有直接联系哦。
    不是FPGA& `  @7 I6 |0 O! B
    如果是fpga就直接使用它自带的综合工具生成它对应的下载格式即可0 d2 h! C. b7 {2 m: i# m8 ^  g

    8 D* ~& n6 O) \& [; a$ Z是这个软件导出的这个edif文件可以供类似caence这样的布线工具画图layout吗?【以数字电路为先】
  • TA的每日心情
    擦汗
    2020-1-14 15:59
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    [LV.1]初来乍到

    5#
     楼主| 发表于 2007-10-16 17:29 | 只看该作者
    原帖由 mengzhuhao 于 2007-10-16 17:27 发表 8 l5 U: ?$ Z7 Y
    不是FPGA
    + t# b* J# P$ i" ]0 w# k/ V) h1 Z4 J: Q如果是fpga就直接使用它自带的综合工具生成它对应的下载格式即可
    8 l# H5 s& a7 I! b3 P$ I. X9 O3 i, q* D& H& z; g( E
    是这个软件导出的这个edif文件可以供类似caence这样的布线工具画图layout吗?【以数字电路为先】

    ( g3 ~$ e$ }- n4 T/ l5 L8 X这样可以最终综合出版图文件吗?
    alooha 该用户已被删除
    6#
    发表于 2007-10-16 17:35 | 只看该作者
    提示: 作者被禁止或删除 内容自动屏蔽
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    2020-1-14 15:59
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    [LV.1]初来乍到

    7#
     楼主| 发表于 2007-10-16 17:40 | 只看该作者
    原帖由 alooha 于 2007-10-16 17:35 发表 " c$ K$ y/ {& a2 O
    这个应该用Cadence对应的IC设计工具才行吧,Allegro应该是不能直接导入。
    这个和allegro没有任何关系
    ) w, M$ @: P" Y  d因为上面我说的是vhdl或者verilog hdl综合出来的
    " b; V* ?& B' O4 c( n这些都是微观电路级别的,和cmos电路ttl电路可能相关, C' k0 b# I1 d
    : O! e4 [/ p5 k9 P7 E

    $ ~) V, ~! A' [所以allegro当然就不会支持了
    zqy610710 该用户已被删除
    8#
    发表于 2007-10-18 11:26 | 只看该作者
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    alooha 该用户已被删除
    9#
    发表于 2007-10-18 22:56 | 只看该作者
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