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synplify pro综合出的edif文件可以用布局布线工具布线吗?

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  • TA的每日心情
    擦汗
    2020-1-14 15:59
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    [LV.1]初来乍到

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    1#
    发表于 2007-10-15 22:54 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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    x
    synplify pro综合出的edif文件可以用布局布线工具布线吗?
    - A) W- |4 g3 \6 [0 G+ m& X" W. A不太清楚最终的过程是怎样的" y, _  m) d, P1 }3 i& b- o
    先拿仿真器波形仿真
    * u& ^* u. a! Q! l# y9 P然后用synplify pro综合出网表?: O( ^' }! Y0 q/ X( U- F' c3 c
    然后把网表导入到布线工具里面?最后实现layout?
    alooha 该用户已被删除
    2#
    发表于 2007-10-16 08:44 | 只看该作者
    提示: 作者被禁止或删除 内容自动屏蔽

    该用户从未签到

    3#
    发表于 2007-10-16 16:04 | 只看该作者
      这个不了解!
  • TA的每日心情
    擦汗
    2020-1-14 15:59
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    [LV.1]初来乍到

    4#
     楼主| 发表于 2007-10-16 17:27 | 只看该作者
    原帖由 alooha 于 2007-10-16 08:44 发表 ! f1 ^8 i$ r* o$ d
    Edif文件相当于芯片的网表,你说的布局布线是指FPGA的布局布线吗?这个好像跟板级的PCB设计没有直接联系哦。
    不是FPGA# \3 _7 ~$ J& R% w: @
    如果是fpga就直接使用它自带的综合工具生成它对应的下载格式即可
    % C; V" }* c. G3 ~" d% ~
    / A# e. ^" u5 d& m是这个软件导出的这个edif文件可以供类似caence这样的布线工具画图layout吗?【以数字电路为先】
  • TA的每日心情
    擦汗
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    [LV.1]初来乍到

    5#
     楼主| 发表于 2007-10-16 17:29 | 只看该作者
    原帖由 mengzhuhao 于 2007-10-16 17:27 发表 % f, x7 {# S, {4 q$ [
    不是FPGA! w) `, @, j* s
    如果是fpga就直接使用它自带的综合工具生成它对应的下载格式即可3 g2 H  j; ~7 ?& I, l. d

    ; l$ {) R" ^5 D$ f0 K1 O+ G1 I是这个软件导出的这个edif文件可以供类似caence这样的布线工具画图layout吗?【以数字电路为先】

    0 x) J- j5 @9 j% B4 K9 E1 \  p这样可以最终综合出版图文件吗?
    alooha 该用户已被删除
    6#
    发表于 2007-10-16 17:35 | 只看该作者
    提示: 作者被禁止或删除 内容自动屏蔽
  • TA的每日心情
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    [LV.1]初来乍到

    7#
     楼主| 发表于 2007-10-16 17:40 | 只看该作者
    原帖由 alooha 于 2007-10-16 17:35 发表   a& h9 x( b( M7 f- {
    这个应该用Cadence对应的IC设计工具才行吧,Allegro应该是不能直接导入。
    这个和allegro没有任何关系1 O+ i! D; A9 \4 f7 ^( [
    因为上面我说的是vhdl或者verilog hdl综合出来的# t9 X  t  p$ x" h
    这些都是微观电路级别的,和cmos电路ttl电路可能相关4 y* n8 K4 y& r! N$ r0 S

    8 e! v/ t. A" d% A6 k- [. q* ]& E) S' I* S" p3 q
    所以allegro当然就不会支持了
    zqy610710 该用户已被删除
    8#
    发表于 2007-10-18 11:26 | 只看该作者
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    alooha 该用户已被删除
    9#
    发表于 2007-10-18 22:56 | 只看该作者
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