找回密码
 注册
关于网站域名变更的通知
查看: 4224|回复: 19
打印 上一主题 下一主题

allegro请教?

[复制链接]

该用户从未签到

跳转到指定楼层
1#
发表于 2009-8-5 22:55 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

EDA365欢迎您登录!

您需要 登录 才可以下载或查看,没有帐号?注册

x
本帖最后由 deargds 于 2009-8-10 10:18 编辑 - b) G; k" G$ {
, `9 N; B3 ~1 q
allegro很多细节做的很垃圾,最近遇到一个问题,烦死了:% |* q8 J5 H' q" a
) s% F: w) c* k6 L9 v% j! ^
由于原先capture画的图有问题,一个页面中的3.3v的电源没有用页链接符标注,结果capture把所有其他的3.3V电源的net都变为:3.3V_N2390什么的,只有这个没有用页连接符的电源net才是真正的3.3v,导入到allegro中,图画了一半发现这个问题,随即改了原理图,再生成网表,再导入allegro问题出现了,原来所有画好的3.3v 的cline和via都出现DRC错误,allegro笨的要命,认为没有3.3V_N2390这个net后,就把原来所有这个net的cline和via都变成“not on a net”,结果这些no net 的cline和via 与3.3v电源焊盘之间全部出现DRC错误:spacing error :0 mil!* ~. H- B5 w) z* t: C6 e
" J! |8 e2 ^- r' f7 Q4 h
请问高手,这问题如何解决?更为郁闷的是:手动重新给这些3.3v net 布线,必须先删除这些no net 的cline,否则,allegro经常崩溃自动退出。很是郁闷,还不如protel 真的?有人能帮帮我吗??怎么回事呢?一晚上就在搞这些东西了,手动修改cline布线,allegro还老是崩溃!改了一堆了,就崩溃退出,我都快崩溃了。。。(BGA 484 脚,可能也有关系,好多3.3v的,累死了)

该用户从未签到

2#
 楼主| 发表于 2009-8-5 23:01 | 只看该作者
15.7版本,有人有类似问题吗???

该用户从未签到

3#
发表于 2009-8-5 23:18 | 只看该作者
这是你画原理图时不规范造成的' A+ \& }' M: \6 @  Z* I
电源连接不需要分页符,只需要电源符号就可以连起来了/ I" X2 N6 \# f* j( u, [# M

5 r& a0 l- i8 Z4 P; @- {4 e2 F然后你出现现在的这个问题
  v/ v1 c! ?" z/ S! Q: N3 P! n0 p2 b并且还经常死机,我觉得死机的原因是Allegro处理大量DRC而产生的
# _2 I' t) I# b# Q* P4 C' K' u5 F建议把原来3.3V_N2390shape删掉
  j- m  o" Q7 C5 D" x3 B然后再作修改

该用户从未签到

4#
发表于 2009-8-5 23:23 | 只看该作者
或者直接把spacing的DRC检查全部关掉+ w* t6 R- u2 s
然后阴影全板,再高亮dummy网络和3.3V_N2390网络和3.3V网络
  L/ C6 k) J- Y  z4 ]# ^执行删除操作,记住只选择对象为vias和lines

该用户从未签到

5#
发表于 2009-8-5 23:27 | 只看该作者
对了,记住打开Allegro的Auto save功能" N1 _# n5 ^9 q, K# u8 N  x
可以直接修改line的网络属性,但不建议这样做,因为电源的连接毕竟可以就近打过孔4 h6 `( L: H! W6 ^- h
不必要修改网络,直接删除,再连接

该用户从未签到

6#
发表于 2009-8-6 09:25 | 只看该作者
楼主耐心点,作为一个软件,不周全的地方会有,所以才会有版本的更迭,不过只要是按照软件设计者的意图去使用,一般不会出现太大的问题!

该用户从未签到

7#
发表于 2009-8-6 10:59 | 只看该作者
cadence 就是龜 用慣了就好了..

该用户从未签到

8#
 楼主| 发表于 2009-8-6 11:22 | 只看该作者
本帖最后由 hdjun 于 2009-8-6 11:25 编辑 0 O6 k- U( _9 k. h2 V( w+ ]
; v% M, y& A7 w3 M7 n
3# 袁荣盛 " b, q: _& S: f5 d! y

& w7 F. C/ E$ h- `& Q- R% P对啊,但有时想直接用net来表示电源,如果一页中没有电源符号,光用net就不行了,所以就用页连接符了。
. v: w# D  z2 h/ z3 v0 B+ F0 t( {" P$ p6 u5 g  \; }
谢谢指点,现在发现只要cline仅有一端有连接,其net就会跟着变,如果另一端有过孔,他就变成no net了。% _( y( L% n! t4 _5 F( I
0 J7 V' ~  `" |9 {  z
另外,您说的改变cline 的net我不太清楚,怎么做?还有如何整体删除指定net的所有cline呢(其中一步:阴影全版什么意思?)?

该用户从未签到

9#
 楼主| 发表于 2009-8-6 11:34 | 只看该作者
本帖最后由 hdjun 于 2009-8-6 11:37 编辑 * ]+ E; ~- _+ r* x( l* r

. c! M& ]4 W) J6 U$ Z  k( k8 o请教一下袁荣盛:比如每页都仅有一处使用的是 VCC_BAR这种电源符号, 其名称是3.3v,但是其余的3.3V 都是直接使用的是net ,整个工程如果都这样处理,这个3.3V 需要页连接符吗??感觉还是需要的吧,capture会认为电源符号的3.3v和 net 的3.3v不是一个net 吧??所用3.3v的地方都必须用电源符号连接才能不用也连接符吧??

该用户从未签到

10#
发表于 2009-8-6 11:44 | 只看该作者
整体删除某条网络方法如下:5 _0 U% T$ c, X, H  e- f2 e5 L
1.关闭所有显示+ J$ G2 g/ J; N. X- A, C0 d) I6 `
2.只打开所有层的Etch和via* {! z4 q8 M& [
3.fix所有的网络,除去你要删除的网络,把应用对象的网络全部move到右边栏,再在右边栏里找到你需要删除的网络remove到左边栏,点击OK
# j% D* q8 {4 W4 |" Y4.执行Delete操作,对象选择vias和cline segs(或者clines),然后用鼠标框住全板,完成后你的需求就实现了
( _: I9 j0 @+ L9 |
, {8 c# N1 p# Y+ W/ w8 t/ l祝你成功!

该用户从未签到

11#
发表于 2009-8-6 12:21 | 只看该作者
其实这些都是个人习惯而已,你用了其他软件再用ALLEGRO,刚开始不习惯,但如果你用了ALLEGRO再用其他软件,你同样的不习惯,个人感觉学新软件就要接受它的思想,习惯它的方式,这样你才能开开心心,感觉每天都有收获,老是去对比的话只能打消积极性

该用户从未签到

12#
 楼主| 发表于 2009-8-6 14:36 | 只看该作者
10# 袁荣盛
0 Q1 X6 U7 E' m1 L4 L1 X, _9 r  v# u6 v/ Z0 `( y! d
谢谢 !明白了,关键是fix一步,删除中选择cline和via也可以不关闭所有层

该用户从未签到

13#
发表于 2009-8-6 18:48 | 只看该作者
无知者无畏啊!$ N( @4 v! l7 b3 P3 ]$ P$ q$ J
Cadence这么好用的工具竟然得到了这么烂的说辞,还是别用了的说

该用户从未签到

14#
 楼主| 发表于 2009-8-6 19:29 | 只看该作者
从电路设计的思想来说设很好的工具$ K5 ~1 }2 t  k
从人性化的软件来说,还差很多

该用户从未签到

15#
发表于 2009-8-7 11:20 | 只看该作者
按某些人的理念来说,用什么软件只要习惯了就好,就是好软件;
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

推荐内容上一条 /1 下一条

EDA365公众号

关于我们|手机版|EDA365电子论坛网 ( 粤ICP备18020198号-1 )

GMT+8, 2026-4-19 00:29 , Processed in 0.093750 second(s), 26 queries , Gzip On.

深圳市墨知创新科技有限公司

地址:深圳市南山区科技生态园2栋A座805 电话:19926409050

快速回复 返回顶部 返回列表