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T3 v# Z4 R7 y) i' P1 \; e
5 D6 t$ U/ \; i% ~+ ?( oT_DCI8 O+ x4 y% c, V b. ^9 c- j
三态数控阻抗
# S! r8 o/ o6 H6 `# L1 o0 K0 {2 H( f
TAP
: V, z8 `/ ]; {/ k测试访问端口
& D# Y/ [ X' X5 _
( f, u+ [8 b" u6 D3 D2 I% P目标设计平台
/ d) D- ~* q+ ^1 _( W; rXilinx 专用术语，说明针对 FPGA 设计将五个重要组件集成到一个通用开发及运行时间环境中，包括：) j$ B" j3 i; w- k1 G" B
- 支持不同设计方法的设计工具
- 开发板
- IP 核
- FPGA 芯片器件
- 目标参考设计
# I' P# \7 m' {5 m
目标设计平台可让软硬件设计人员都能使用通用设计方法、开发工具和运行时间平台。这可帮助他们用更少的时间开发应用基础架构，把更多精力用于为最终应用构建差异化特性。
6 i+ B# y! U8 R% n( T5 L: S7 j) C; t6 T# ?
TBI
/ ?# W9 C- l6 z' [3 ]' n+ n10 比特接口8 l1 R# Q' A# e& v, z5 Z
' I3 p/ s# R% q' TTBR/ |7 s4 v+ w+ j6 G1 d) j
时基寄存器* q, Y4 [9 g- A8 @ m6 u7 l# Y
; |0 Q# M- _4 d0 R ]4 r
2 M3 Q4 ]) E0 k; X9 G
是 Tool Command Language（Tcl，工具命令语言）的缩写，它是一种脚本语言，您可以使用它进行快速原型设计、脚本应用、实现图形用户界面和测试。Tcl 是由 John Ousterhout 创建的。Tcl 文件的扩展名为 .tcl。
l! R- M. P& n
" _& a3 ]! o# }/ x7 T! TTCP/IP4 R: t8 S0 I- a6 v
传输控制协议/互联网协议% q% G) [# L# \- ^
( s/ g, g9 q5 G, E, |TCSR; A7 m0 F$ [3 ?) ~+ q1 N
计时器控制状态寄存器9 l" Z) q w2 G5 F
2 v M) r; J$ g' G% ^TD
" }- B7 e: K8 N! [3 y7 ^传输描述符" M. w# ~% [! i1 d1 c5 [' o
+ o$ B# \' R' CTDD( V3 }4 P& p3 `% }0 W9 L* P
时分双工9 {) ]! w9 ]3 }
U: t o" t" [+ o7 x7 s) I
TDM
( F( l- F- r( @5 c- ^时域多路复用- x L& [# S; v
\3 e4 T/ @( _, ?1 C
TD-SCDMA
/ y/ O9 u! D; W) j时分同步码分多址。
7 j8 Q' }& K# o; ?
" f6 {1 R- J, i; o技术查看器
9 \9 L2 I! e0 A* G( k是 Xilinx 软件，您可以使用它查看为目标 Xilinx 器件或“技术”优化的逻辑元件设计的原理图表示，例如 LUT、进位逻辑、I/O 缓冲器和特定于其他技术的组件的原理图表示。技术查看器还包括技术视图浏览模式，您可以通过该模式查看设计中的时序路径的原理图表示，从而帮助您进行设计和时序分析。
6 }/ p q7 ^2 [( _& r( |, ?$ ~; j( H$ l. I/ P; q
TEKHEX* l* W5 z" }$ u' Q3 J2 a, w2 ^
Xilinx 支持的 Tektronix PROM 格式。其最大地址为 65 535。此格式支持高达 (8 x 65 536) = 524 288 个位的 PROM 文件。$ z" ?1 P7 I) s1 o
% l% I) @$ |% n5 I0 p" W5 h7 MTEMAC
, ?, a( \! n. E# _三态以太网 MAC
, s5 q- b9 o. |% j* o. F4 {
. m& E2 x' ~ q9 T7 S测试平台
4 ^3 ^( k! L1 n+ P8 S. `9 i, j是包含测试矢量来驱动仿真的 HDL 网表。
8 ] e: @" \0 ]: ]1 e
& P+ v( X! Q2 ?, Q" w, S9 e. b阈值
. J7 B5 q5 a7 Q; i# Y) h3 L是某事件发生或被保留或被表示时的交点。例如，CMOS 阈值和 TTL 阈值。
% \: U( I1 O; q- ]4 r) D/ u: J' Z1 H8 B) E
TIG
# y' @5 G$ e- k% G2 O) }时序忽略8 Z+ Q- n( y4 Z# C% z7 g* }
1 j2 \5 M, g6 f [
时序组9 m( m8 q. t* A" j0 w& |3 @! U
是设计元件（网络、BEL、组件等）的集合，您可以使用它们以相同的方式来约束许多对象。
" Q; x/ v; d& \8 I. H3 G6 l/ v* y2 y) b+ y( G- t6 ^- u5 C9 j
时序过程8 i3 W# k5 B3 X+ t# @& P
在设计中采用路由网络并计算与每个网络关联的延迟的过程。
, h& D+ d6 E/ z; U# @- H
, H# Y' T( U( {' O5 V* ttimespecs
/ B9 \3 E/ Z* z( |! L可以在 HDL 流程或外部文件中指定的命令，这些命令用于指定放置和路由软件设计的时序要求。
. k/ S1 D' R, \& |2 j8 Z8 W! d' Y. N: ` U9 p( }5 `
时序
& R! H4 J w% f% @计算与设计中的每个路由网络关联的延迟的过程。
* I0 p; S7 y1 w/ c5 c
2 _/ Q) Y1 A1 n/ {时序约束- K, c5 T* }$ f0 ~, s
是应用于指定路径或网络组的一系列约束，它们会确定设计所需的性能。约束可能为周期、频率、网络歪斜或端点之间的最大延迟或最大网络延迟。4 W( V' T9 ?5 o; ?; d- l7 C7 i
1 R. M) H8 Q) R
时序仿真+ w0 N: ]+ [4 {* ^# M2 h
是在综合、放置和路由 HDL 设计之后进行的仿真。此仿真的目的是为了检查 HDL 设计在目标技术中的动态时序行为。使用路由设计中的模块和路由延迟信息可以评估电路在最差情况下的行为。8 y2 Q* n$ L8 A3 m
8 `4 e' M! @0 A
时序规范# @) Q+ t8 [$ i' _
是一种规范，用于定义设计中的任何指定路径集所允许的最大延迟。您可以在原理图上输入时序规范。
0 c+ i' d9 S' V b1 u" a9 o' ?3 e0 Z) J4 t' {- \* r: n F
锡 (Sn) 须缓解4 P. q: ^1 m' F6 o6 T/ b6 s
Xilinx 认为如果工艺得到很好控制，锡须风险会非常低。Xilinx 建议对引线上采用 Matte Sn 镀层的产品在 150 摄氏度下进行 1 小时退火处理。Xilinx 有数据显示退火处理是一种有效的晶须缓解方法。研究显示晶须是电镀过程产生压力的结果。退火可通过产生统一金属间层来缓解电镀过程中的压力。
1 j' i; Z% z9 r" r3 k) E7 l! M* z/ e. p; R$ K/ {1 _$ O2 u
TL% `: v6 I% \+ v* h5 n
See 事务层/ J- Z' g6 U3 ?7 I) I
# `, c: W* O' n9 i$ O q2 \
TLIF7 J, g7 w3 F6 Q7 t5 f
事务处理层接口
# M+ V! I, j6 Y4 Q* B
! L3 e: ]; M4 v( U$ nTLP
: d, F$ o6 Z; Q7 x, f事务处理层包6 v& f1 y* W/ e+ ?2 F
' p! z8 ]6 z7 e' w& v
TLR1
4 I' W. s U PTimer1 负载寄存器
6 k3 G! {6 z, h5 U" k
$ T1 Q- u9 G3 K4 P+ |TLR0
/ F. \+ s/ n" {; I3 g+ STimer0 负载寄存器
8 Y3 Z, E9 d: X/ y m1 W% |$ B1 {5 E) K
TMR; a9 n+ g( _% X8 E5 I1 G
测试模式寄存器
( _5 _( F4 t) \( O4 F" _
8 F3 J5 `3 z2 I- n% Y! ^TNM+ q- h) y/ X8 }
是 TIMESPEC 和规范的时序属性部分。5 [$ T! {3 f, G! F4 K2 a$ B
) i4 C+ u2 ~( i2 e" b, r TTOE
1 Z5 s* s- X9 D! ZTCP/IP 卸载引擎. f* d2 T+ [2 H$ i' ~( g* g
" c) T+ X0 [7 J9 ?
从上至下的设计3 I9 y( t5 R3 a: h* O( d& r
是 HDL 方法，就是先定义整个设计行为，然后再定义 HDL 模块的方法。是从最高级抽象设计开始，逐渐过渡到基础模块设计，最后使用目标技术实现完整设计的过程。从上至下的设计通常与技术无关，是从最高级设计抽象开始的设计。
7 s {( ?& I2 `0 }0 E4 Q* O1 o& e/ Q0 \
顶级文件
4 w' a: x; X; c6 o! LPLUSASM 设计的主文件。它包含设计控制信息。它还包含设计方程或含有设计方程的包含文件的引用。+ @8 q1 M c& F- F6 B
6 b H& i" i s: n+ N, V
TOW: K1 P. y2 I8 H L% J( d/ C1 j0 z
Toggle-On-Write8 ~& q _: X( R; W9 X
- @0 s" u& _- t! ~2 }6 m2 O# uTRACE1 Z9 }* [! y" U0 X" ^
时序报告器和电路评估器。是一个 Xilinx 命令行实用程序，它将在基于输入时序约束的基础上执行设计的静态时序分析。它的两个主要功能是时序验证和报告。, V; N. M& u3 S9 \7 c7 n6 g
& R# B! {* _ A M* t' Q+ r
跟踪信息
/ K, R3 _. Q5 l3 ~, \是在功能性和时序仿真中模拟的节点和矢量列表。此信息将在原理图级别进行定义。1 u# I* U1 O) H4 b I2 t J9 A
$ L" x" R* k( T. D7 \事务处理层
6 J. `) t; G' l: BPCI EXPRESS® 架构的最高三层。! a) G- t3 k# B& q
; b& @3 x5 E( e& g9 \) O* L2 f
转换工具
& ^+ ~, N& ^6 |) W0 J, e' j9 J是创建 Xilinx 格式文件的程序。例如，EDIF2NGD 会将 CAE 设计转换为 NGD 格式文件。
) O0 @4 }! j8 I ], q8 z- d6 V* S4 H" C, G- J; j
修整0 q% w) P* b4 s, e' g8 U8 g
是删除未连接或未使用逻辑的过程。 T# e. F" ~. i2 s) D! [! M
3 D' Z/ I) r; o& F4 j1 _三态缓冲器+ D9 @9 h+ m* R) r
一种缓冲器，可以使输出信号端处于高阻抗状态中，从而避免该信号与其他输出信号发生冲突。
; }2 U' R4 ^6 f4 B L$ F% J1 L
7 z6 m! a6 @. ^9 v三态条件
6 n3 ]9 y! P+ g) G高阻抗状态。三态也可作为正常输出，例如它可为开、关或未连接状态。! A7 n9 a+ o* ~7 K$ o
6 w4 w2 o; k8 h' {( [
TSB' l! v ~( |- c
时间歪斜缓冲器
$ _8 Q0 V7 S( b1 f. z$ e
. s# y& ^/ v! H. ^- s7 o- a3 MTTC% h7 N8 V/ i5 c- o4 p( I, R7 M
三态计时器1 W2 {; V" m W7 A
* @2 b& D* z0 i5 H4 H
TTY
D- ^1 P( f& [# L9 `文本命令行界面
7 N4 ~- d) {, Z5 H" x8 N' l
* i( e2 }) j u% x. t \3 vTWR0 |6 D; U! V9 r# c Q7 }9 c: R
时序向导报告( O* H: U% @) Q" W* T
0 d6 ?! I+ m/ ?; k' w; \TX, tx
: ^; B$ ]! f( v) I5 J; k/ O& G发送器
! n& Q$ Y' H+ [+ V& G) I0 t, e# r# A8 ^6 Q
TX HPB8 O7 e+ s( _" Y3 U7 ~& J6 L
传输高优先级缓冲器 V/ \. k3 C8 c0 j$ P6 N/ @" l5 B/ [
4 A* p8 Z5 O* e9 j, Y% \& wTXEOF! H3 z, m* M3 [& Z r7 V' M
帧传输结束3 U3 C$ u; I+ b& K0 v
: u m% b) X( z) L
TXSOF
6 Y: k# |% \ W+ @6 i帧传输开始
2 q# [/ y0 J _! m1 N7 o, U
6 I$ I' B g/ j; C
9 N# v- Z8 w H9 T3 i' f- ?U+ v7 p/ P9 E( n
4 @8 ]: O1 G" f( n% L+ G0 Q
UAF
! O: V. ^5 N" v3 x' l3 R; w使用接收滤波器, m/ C5 F' K9 W/ [" B1 \5 _
8 z& M! d+ C2 B3 s
UAR
. p' A+ ?6 Z; D0 ^7 PUSB 地址寄存器* [+ ^* @2 a. V( v8 v5 j4 P
9 @% T& h/ z. w/ a+ { j
UART2 x- ~2 a# G5 ~: h6 o
通用异步接收器-发射器0 k( n4 p0 W3 i1 c& j) O
$ m" o8 D* d7 _; `) I2 O z
UCF! h0 t8 Q: |; w j1 X1 }
查看 用户约束文件
( e! H, _" V# t( o, z7 u! e$ b$ r
% k: g2 J7 U, W( H" ?UDT# V" G, R# h, H% } _
向上/向下计数定时器! Y7 ^- X3 J9 J7 h7 `0 x
1 u Y* l9 I; l6 V$ j4 S9 U4 G+ S
UI
9 S5 Q* i% e$ z H% A发行单位
4 }9 [9 Z/ d% a. i. n% o8 m, v
9 ^6 ]2 q1 }$ |+ d$ EUIM# b+ ?9 K- a/ {% W6 S) F
通用互连矩阵。cpld 器件的路由矩阵。您可以通过此完整填充的转换矩阵将任何输出传送到任意输入中，从而确保所有设计的 100% 连通性。UIM 还可以作为非常宽大的与门电路，将更多的逻辑放置在宏单元中。
& Q$ ~$ U' p) }0 |% m9 y0 B
& x' a- x: c- `5 V0 q EUIM_AND 函数! {" E3 Y5 m- w7 l4 B- w
通过 UIM 的内在连线的与门电路结构创建的与门电路。它不需要宏单元资源。
9 S- ]% M1 O- J& b9 B4 y9 }
- B' G% z% ]: {% I6 MUIM 回馈
9 I+ \" z) f. a9 @: G* @9 V( `UIM 回馈会指定相关的信号是来自宏单元，而不是来自器件引脚。
- d7 T# @5 O, _2 X# H- j
. X6 |! e7 ?' O1 lULPI# _: i5 ]" q2 e; T
通用低引脚接口
2 R; j2 T9 X; Y4 n, s4 P# k8 A7 s: z/ ^+ d" `6 k j4 _* q
UMTS
3 F3 T: J; r+ G" Q/ s, J4 ?' N通用移动通信系统& g" O" @, p: G5 C3 O
7 l! D* r1 ^$ L" B- ?
无约束
; T' k8 K# {0 t+ p/ }) S是仅用于内部逻辑的 IOB。此元素不具有外部封装引脚。
) C% @/ \3 C/ `' u0 ^
. W% W4 z; Q. i3 l下溢
. j$ _4 ~9 I2 A; X4 Z( Q试图从空缓冲读取数据时发生的情况。
9 x6 M/ I* V% g, `( E4 T+ s: _% e+ b
统一库( y6 s5 t- ?3 f2 G- F+ y c9 @
是一组逻辑宏和函数，用于定义设计逻辑。这些元素将在各个产品系列、原理图和 HDL 编辑器中保持兼容性。
9 U7 u+ Y6 h% {6 @8 M& K6 l
: J W0 w8 p7 c% H5 y单位负载6 r! k' ~: l6 l1 V _" I
在指定的条件下为输入或输出表示的阻抗度量。$ s* [4 o+ o: G) \8 p. @
% B q' ~6 L d6 m* eUPAR' p! C7 T. J+ {9 |% e& g4 `6 n6 x
ULPI PHY 接入寄存器/ n) H, x8 Q9 f- D% O; J3 A
; Z( Z- T7 }: i. M- W/ H* ^
UR
P# W, }2 y3 J3 @不支持的请求。另请参见：MUR。4 y+ x+ G0 f& ?5 a) l6 ?7 N$ T
. n$ v4 p ]( c2 \% T7 @2 ?, |/ l
USB 电缆/ A0 A7 }8 M7 X, l, A3 S
通用串行总线电缆。USB I/USB II。在编程和读取逆向配置文件时 iMPACT 使用的编程电缆。7 A9 a6 A5 d" x X& X S7 ]
0 Z" O/ D: D/ ` A6 F. ~ X0 [
UCF 用户约束文件 * ^# K5 ~, ^! N. \
用户约束文件 (UCF) 是在逻辑设计上指定约束的 ASCII 文件。这些约束会影响逻辑设计在目标器件中实现的方式。您可以使用该文件来禁用在设计输入期间指定的约束。
+ u5 U% a% M& R
- F- I+ I1 M% V1 b/ dUTMI
* y9 h. [( E$ |8 D9 ~6 j通用收发宏单元接口0 G" g% u8 e/ i% a$ z
$ R0 U) O7 L' t4 Y; SUTRA-FDD4 f l3 `+ F0 D
UMTS 通用无线访问频率频分复用8 Y7 E' O% z$ G$ y; e- X
8 x! _! q0 A7 V8 B* n9 J" ?/ C
V
* F, j1 o& B+ z1 K- d
7 k0 F6 k9 c$ GVCO9 T! j2 O' P, h. F+ H9 b. F4 j
电压控制振荡器2 i/ q5 O. w8 y
) x/ j% C+ a# z0 I
VCS
# y1 w) J, T' E( n3 F0 I& U! DVerilog 编译的仿真器 (Synopsys)7 P' ]7 C' Q2 ^! j1 m4 A
8 _6 U) A. @; ^0 `2 \/ B# {9 zVDMA
7 v9 [: Q4 N# d5 X! Z$ b9 k% x* t3 I8 Z$ P, q视频直接存储器存取; R9 M5 H: H* T
6 Q1 j# z0 P( _/ X4 R; V' J矢量
. A$ |( J, w- R9 G+ j. s- @- 电路中的一组节点的逻辑状态，它充当时间函数。
- 在仿真期间为方便起见而重新命名的一组信号。它类似于总线。“总线”是指原理图上的一组信号，而“矢量”是指仿真期间的一组信号。
9 [- g* v0 D9 G+ ~) `9 `8 }
5 M# j# s4 {+ h' Y- z6 F
& S4 A7 Z" x* G) v: u- \验证1 ~: i4 L# \0 ~4 f
是读回器件的配置数据，并将其与原始设计进行比较，以确保器件正确接收了所有设计的过程。1 ^$ O p% s+ a; K$ ^5 B2 T) O [
. R( E4 M1 }$ P1 `' S; X- Y3 k. u+ [# V/ nVerilog
. Y* ~$ R/ N5 l( J- A, @通用硬件描述语言 (HDL)，您可以使用它在算术级别以及门电路级别的许多抽象级别进行数字系统建模。由 IEEE 标准 1364-1995 定义Verilog 最初是由 cadence Design Systems 开发的，而目前由 OVI 进行维护。3 e! f# j: C# [5 a5 J
Verilog 文件的扩展名为 .v。6 y1 R0 t/ j( O6 S5 A( I
& Z9 \% t4 i3 f1 G- P0 i' q
& r5 c+ H, E e" o( a( u' FVHDL
( P! H u' A- v7 \/ rVHSIC 硬件描述语言您可以使用硬件描述语言在算术级别以及门电路级别的许多抽象级别来描述数字系统的并行和序列行为。VHDL 由 IEEE 标准 1076-1993 定义VHDL 文件的扩展名为 .vhd 或 .vhdl。! v3 l) z: G! O4 q* A: q
3 Y; s, \7 a# @/ l( {VHSIC; a9 n3 z% u/ u# ?; \" a" O
超高速集成电路
3 `# p3 r8 G$ J# Y! R4 b5 R! N5 _! X+ ]1 x2 i% v" i4 o; S Q. K
VITAL
) C3 P+ L" Z" G- I4 I; ^5 o7 V5 C面向 ASIC 库的 VHDL 计划。是 VHDL 库标准 (IEEE 1076.4)，它用于定义仿真建模、加速以及提高 VHDL 仿真器性能的标准结构。
7 t. n; W% U/ u
, L0 @" L8 \# M7 g \VLAN Q9 C5 G- H) h D+ n
虚拟局域网
3 w, o( i% u) @- K1 |' q5 q8 F* p/ r+ \9 v+ E! T: i# E: L- }
VMH 文件. x7 D' [; S$ {5 d' V5 s
包含适用于 CPLD 设计的文件。7 ?5 W( S9 }) H
3 f2 L2 b( O7 P0 iVSEC( k; V0 A5 ^) E+ J. ]
特定于矢量的增强功能/ ~2 W+ H/ e- D! W8 ^
# o, r! m. F+ g( Q
/ h7 ?$ C9 u) H" W8 k
& u6 M3 o( t9 ?/ C3 w
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发表于 2019-8-15 09:30
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