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本帖最后由 cadence_CPG_Mkt 于 2018-4-9 10:10 编辑 6 m# @: U2 u: U- y4 X
. x1 d9 S* B+ g. X* O- W+ ]▍本文描述了Cadence Sigrity™产品QIR2 的新增功能。
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( p$ A' I( O# o' k& V1 M1 fCommon Features 本节介绍QIR 2中多个Cadence Sigrity™ 2017工具共同的新增功能。
: P- ~; x6 u/ k* t. ^% J( x分析模型管理器 " P( x J0 w5 k. Z# p( N$ m P3 y0 I# `
AMM中列可见性的设置 Options对话框中提供了新的设置，使您可以隐藏选定的列。蓝色表示的单元格不能被隐藏。
! s, n3 X8 l9 ?! k( ?" { G+ c0 ^6 k' I7 M
新的Tcl命令
h% ^0 @1 v% U" e+ m 添加了用于搜索、删除库、查询和模型分配的新Tcl命令。
% k" H/ S4 v z( s7 t. t. O/ u5 A转换器增强 本节介绍如下转换器增强功能。 : M6 {3 {0 Q% F* F# W
通用材料文件 Sigrity 2017QIR 2和allegro 17.2 QIR 5版本现在完全支持新的基于XML的material.cmx文件格式。为设计定义和分析，使用通用文件可保持更高的一致性，并确保更新的材料属性应用于整个组织架构中。 对传统文件格式的支持仍然可用。然而，如果Allegro数据库以新格式保存，则Sigrity应用程序将支持在打开Allegro数据库时找到材料定义。 material.cmx文件可以在Sigrity安装目录中找到 (<install_dir>\share\library\material). 5 M3 H0 e4 Q' c" W+ V
新支持的格式 Zuken CR8000 (*.sdf, *.stf) 和IPC2581 (*.xml) 文件格式现在可以在Sigrity应用程序中转换和打开。
; Z1 c7 `, I# h* G% ~PowerTree PowerTree在该版本中进行了以下更新。
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1 T9 G& s9 r2 h- |* c+ s基于工作流程的PowerTree增强功能 从这个版本开始，开发了一个新的工作流程，提取和分析，用户可以更方便地使用PowerTree。AC和DC模式均可支持。
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9 E' W3 F7 M; T+ r+ y6 v1 Z) a0 N- c1 B4 \0 x4 X/ S1 O+ ]
从Sigrity工具生成PowerTree PowerTree现在支持直接解析spd设计，基于SPD数据，获取连接的拓扑。此功能已集成到PowerDC和OptimizePI中。工作流程中已新增步骤Extract PowerTree In Design来实现此功能。
. h. k) H; N t( |8 X2 { 注意：只可从SPD中提取元器件的连接关系，所有属性需要在PowerTree中手动添加 $ a C, F6 N9 K. q8 O1 w
支持器件级别连通器件和VRM/Sink属性$ u2 i- y- ^( D6 g
在该版本中，可以使用元器件和VRM / Sink属性在器件级别设置模型。
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0 S9 W3 L' E5 _4 {' v8 r$ \
有相同模型的不同器件可能有：
/ g: I/ v% \$ m 不同连通信息 不同属性（如VRM电压、sink电流） 1 R: q; z$ i* I2 J7 b
' s; q; s, l8 Y8 c6 f4 b: qPowerTree的导入/导出设置和选项% n$ ]) P9 _0 q6 e- z- X# o5 o
该版本中，PowerTree中新增了以下新选项：. W1 W4 S- \2 }( s
- 起始器件的导入和导出选项（.csv文件）/ a6 _4 l# F( o8 U3 R* c* R
% V2 H W# x( e: }8 Q4 s
在PowerTree中运行预布局AC仿真 在该版本中，您可以直接在PowerTree中运行AC仿真。
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o1 h+ q/ N0 G k' x ~; x+ c! X
+ Y: d9 }1 A5 t) r* T/ L
" x2 r* L. T5 v: h8 A 注意：运行仿真需要OptimizePI的license。 / v t U' @* _4 ]3 \# b* r" f
PowerTree / DEHDL交叉检测支持 从这个版本开始，在PowerTree中选择一个实例会自动高亮并放大显示DEHDL中相应的实例。这个功能在DEHDL中也是一样的。
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% d2 Q3 r7 }# e& l
, S3 {3 v3 }/ ?1 V* Q
PowerTree的TCL支持
# Q7 b, G8 b. o2 A! W 在这个版本中，PowerTree实现了一些新的TCL命令，这些命令有助于自动化以及与其它工具的集成。有关TCL命令的更多信息，请参阅“TCL脚本参考”。4 U7 \+ W9 N/ V3 C6 x
5 c% I% C9 T7 `$ @生成HTML报告) u" U+ {' @' ^; \2 D+ B4 n
从这个版本开始，仿真之后可以在PowerTree中生成DC和AC的HTML报告。
% Q; {; a; U$ M! n* r- [ $ N7 s3 [9 O5 j% B3 q; C7 O
5 |+ h, K; s9 |0 D0 V7 X4 r
$ u% S& E4 N) X p5 o 2 ~+ I5 q# h! q% J$ o. q' T1 D& A
其它的可用性改进1 l, O" i: S% `, |- v5 u
在该版本中，在PowerTree中添加了以下与可用性有关的改进功能：
2 W2 X/ z) Q$ Y; I 折叠分支的符号更大
' m7 E4 Z k) c6 {& W: [. K2 b+ d
5 H4 J8 W4 e& E c
, i( H3 V5 J) C9 k0 w
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新的缩放区域图标 7 q3 G* f/ x* V: M ~% P
2 i( \- }' D& h7 S3 @3 E$ _. X1 P
# k! }1 _7 |; J6 C
对去耦电容块的数据提示改进
# V- _" D w5 N. w" O( a
6 y7 |8 A+ ]' p1 i! m' H
& F' j3 b5 x0 [& f# }
走线检查改进 ERC - Trace Impedance/Coupling/Reference Check workflow可用于SPEED2000™,PowerSI, Allegro Sigrity™ SI, orcad Sigrity ERC。 本节介绍以下走线检查改进功能。 # c9 D1 a! J' B8 e; \; X4 ~* x
Trace Scaling 支持 Set up ERC Sim Options窗口中添加了Trace Scaling按钮。
# J# H0 J6 n: m3 j3 ~" z 3 e k2 [% w1 [8 K
对于trace scaling文件的格式，在“导入文件”窗口的Notes部分单击相应的超链接。信息会显示在Trace Scaling Format窗口中。
& c) t i! g1 l* I: s1 `, g2 M. E! E9 ]( f5 z3 T. [& ^
随着走线宽度的变化，layout中会显示阻抗变化。 0 q ?9 h& b4 D3 j
基于网络的XTalk 现在可以通过在SRC SI Metrics Check中直接调用Level-2仿真来计算和报告基于网络的串扰。( n5 m! ]2 Z1 G T! O7 H! F
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2 N( }$ d/ e+ w. C7 F0 N( g
. o, T0 l) z. M; g& p欢迎您的评论！
您可以通过PCB_marketing_China@cadence.com联系我们，非常感谢您的关注以及宝贵意见。2 `' H) k$ @: q( }% q. B8 Z
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发表于 2018-4-9 10:03
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