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多年前,无线时代发布了一篇文章关于DDR布线指导的一篇文章,当时在网络上很受欢迎,有很多同行参与了转载。如今看来,那篇文章写得不够好,逻辑性不强,可操作性也不强。在近几年的硬件产品开发中,本人总结出了一套DDR布线方法,具有高度的可行性,于是本人再次编写一份这样的文章,除了讲述DDR布线规则,还想讲述一下布线过程,采用本人的布线过程可以少走很多弯路。本文即将讲到的所有方法,无线时代都经过实际检验。0 r* }1 l! t8 J/ _+ J
# L, |' {- g. R; C6 fDDR布线通常是一款硬件产品设计中的一个重要的环节,也正是因为其重要性,网络上也有大把的人在探讨DDR布线规则,有很多同行故弄玄虚,把DDR布线说得很难,我在这里要反其道而行之,讲一讲DDR布线最简规则与过程。5 r# ?8 {( S+ }4 U0 z7 X/ u# `
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如果不是特别说明,每个步骤中的方法同时适用于DDR1,DDR2和DDR3。PCB设计软件以cadence Allgro 16.3为例。' o! ]& b2 Y) a$ @; A8 m5 {$ M
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第一步,确定拓补结构(仅在多片DDR芯片时有用)* O: H$ P# _+ t) P
8 _3 ?8 V% I7 R% d* Q& m: x$ K首先要确定DDR的拓补结构,一句话,DDR1/2采用星形结构,DDR3采用菊花链结构。
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0 o7 C r* Z7 g y8 e2 ~6 A3 S9 O拓补结构只影响地址线的走线方式,不影响数据线。以下是示意图。
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0 m# H$ A( g( m星形拓补就是地址线走到两片DDR中间再向两片DDR分别走线,菊花链就是用地址线把两片DDR“串起来”,就像羊肉串,每个DDR都是羊肉串上的一块肉,哈哈,开个玩笑。* b; x9 R$ \/ R% N. }# Z4 Y
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4 o5 l" e; H% @' y I( B9 s第二步,元器件摆放7 v f) ]" m: H- [5 U
3 W! l6 b+ o4 S& f确定了DDR的拓补结构,就可以进行元器件的摆放,有以下几个原则需要遵守:
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原则一,考虑拓补结构,仔细查看CPU地址线的位置,使得地址线有利于相应的拓补结构" q& j* u* U6 T7 p/ ]# f+ `
% C: O8 A3 E0 g' ]: v原则二,地址线上的匹配电阻靠近CPU
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) c; n& R r' e原则三,数据线上的匹配电阻靠近DDR2 S5 f. r% e6 [% U* ?% {
! L- \5 o, U. J* d5 f) D) B原则四,将DDR芯片摆放并旋转,使得DDR数据线尽量短,也就是,DDR芯片的数据引脚靠近CPU3 L. m' k: E$ D5 E0 r
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原则五,如果有VTT端接电阻,将其摆放在地址线可以走到的最远的位置。一般来说,DDR2不需要VTT端接电阻,只有少数CPU需要;DDR3都需要VTT端接电阻。( j0 |& [4 j/ E* \5 U9 C
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原则六,DDR芯片的去耦电容放在靠近DDR芯片相应的引脚
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; V7 i3 o& U" g5 `! j* C以下是DDR2的元器件摆放示意图(未包括去耦电容),可以很容易看出,地址线可以走到两颗芯片中间然后向两边分,很容易实现星形拓补,同时,数据线会很短。
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3 U4 V. g, p+ ~以下是带有VTT端接电阻的DDR2元器件摆放示意图,在这个例子中,没有串联匹配电阻,VTT端接电阻摆放在了地址线可以到达的最远距离。
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& V4 m& r" J# ?1 R. b9 Y/ R$ I以下是DDR3元器件摆放示意图,请注意,这里使用的CPU支持双通道DDR3,所以看到有四片(参考设计是8片)DDR3,其实是每两个组成一个通道,地址线沿着图中绿色的走线传递,实现了菊花链拓补。地址线上的VTT端接电阻摆放在了地址线可以到达的最远的地方。同样地,数据线上的端接电阻也放置在了靠近DDR3芯片的位置,数据线到达CPU的距离很短。同时,可以看到,去耦电容放置在了很靠近DDR3相应电源引脚的地方。
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, u: i# i6 B; D" m第三步,设置串联匹配电阻的仿真模型. N, q1 z: ?# {" o& h
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摆放完元器件,建议设置串联匹配电阻的仿真模型,这样对于后续的布线规则的设置是有好处的。
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% u9 Y6 Q, t9 J点击AnalyzeSI/EMI SimModel Assignment,如下图。, v o1 B: `" k0 q6 D
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' b9 |, P3 R% C" F! _然后会出来Model Assignment的界面,如下图6 I0 }# P2 u# p0 i8 F
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+ n: O/ p- a/ n然后点击需要设置模型的器件,通常就是串联匹配电阻,分配或创建合适的仿真的模型,如果不知道如何创建,请在互联网上搜索或发邮件给无线时代。1 \+ b$ W- Z6 G! Z) o/ w- a s
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]' _8 C/ | e. r9 Y5 c1 ?分配好仿真模型之后的网络,使用Show Element命令,可以看到相关的XNET属性,如下图。
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第四步,设置线宽与线距/ U% F; g( l2 u
r1 p7 g1 K I1 n1. DDR走线线宽与阻抗控制密切相关,经常可以看到很多同行做阻抗控制。对于纯数字电路,完全有条件针对高速线做单端阻抗控制;但对于混合电路,包含高速数字电路与射频电路,射频电路比数字电路要重要的多,必须对射频信号做50欧姆阻抗控制,同时射频走线不可能太细,否则会引起较大的损耗,所以在混合电路中,本人往往舍弃数字电路的阻抗控制。到目前为止,本人设计的混合电路产品中,最高规格的DDR是DDR2-800,未作阻抗控制,工作一切正常。
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5 W* k; h- T5 y! Q) x3 w2. DDR的供电走线,建议8mil以上,在allegro可以针对一类线进行物理参数的同意设定,我本人喜欢建立PWR-10MIL的约束条件,并为所有电源网络分配这一约束条件,如下图。' d5 X: N# U# k2 g" ^8 P+ S) H
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3. 线距部分主要考虑两方面,一是线-线间距,建议采用2W原则,即线间距是2倍线宽,3W很难满足;二是线-Shape间距,同样建议采用2W原则。对于线间距,也可以在Allegro中建立一种约束条件,为所有DDR走线(XNET)分配这样的约束条件,如下图。% v) P0 \3 C# A; k9 D1 x5 y
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" ]1 c% D' _* P$ s% B$ b9 H4. 还有一种可能需要的规则,就是区域规则。Allegro中默认的线宽线距都是5mil,在CPU引脚比较密集的时候,这样的规则是无法满足的,这就需要在CPU或DDR芯片周围设定允许小间距,小线宽的区域规则,如下图。+ \% w3 c5 D, A- C, j! h; s
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W4 w$ n. F$ N$ r, q" ~2 ]第五步,走线0 F7 ]. o1 z3 W8 ]7 `( G5 x
2 {" o; ~) c# J走线就需要注意的内容比较多,这里只做少许说明。
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: t. T d& p) b1 L1 \- 所有走线尽量短
- 走线不能有锐角
- 尽量少打过孔
- 保证所有走线有完整的参考面,地平面或这电源平面都可以,对于交变信号,地与电源平面是等电位的
- 尽量避免过孔将参考面打破,不过这在实际中很难做到
- 走完地址线和数据后,务必将DDR芯片的电源脚,接地脚,去耦电容的电源脚,接地脚全部走完,否则在后面绕等长时会很麻烦的
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. z" e% U4 u% c9 k$ K下图是完成的DDR走线,但尚未绕等长。
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# y$ K N9 C( S/ a第六步,设置等长规则% e/ A. U4 N% l$ l8 p1 E) H' w
, G3 U, K, o H, ]9 D对于数据线,DDR1/2与DDR3的规则是一致的:每个BYTE与各自的DQS,DQM等长,即DQ0:7与DQS0,DQM。等长,DQ8:15与DQS1,DQM1等长,以此类推。
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DDR2数据线等长规则举例
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DDR3数据线等长规则举例
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2 c1 v ~/ D0 T- B' I地址线方面的等长,要特别注意,DDR1/2与DDR是很不一样的。& C& A: P% l( p
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对于DDR1/2,需要设定每条地址到达同一片DDR的距离保持等长,如下图。3 {: U9 L( k/ L! ^: X
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: {2 n7 Z W2 |对于DDR3,地址线的等长往往需要过孔来配合,具体的规则均绑定在过孔上和VTT端接电阻上,如下图。可以看到,CPU的地址线到达过孔的距离等长,过孔到达VTT端接电阻的距离也等长。
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补充一点,很多时候,地址线的等长要求不严格,这一点我还没有尝试过。在本人设计的这些产品中,地址线,数据线都做了25mil的Relative Propagation Delay的等长规则设定。关于等长规则设定的细节在这里不再赘述,有兴趣的话,可以发邮件给无线时代。
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5 H+ Y' {5 k: m/ ~5 c8 C6 g第七步,绕等长
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完成等长规则的设定后,最后一步也是工作量最大的一步:绕等长。% N- I% E# ]7 W6 f; B
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在这一步,我认为只有一点规则需要注意:尽量采用3倍线宽,45度角绕等长,如下图。
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绕等长完成后,最好把DDR相关网络锁定,以免误动。
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% J4 F: N% Q) P% N6 U. L( @5 n到这里,DDR走线就已经完成了,在本人设计过的三,四十种产品中,都是按照上面的规则与过程完成的,DDR2最高规格是DDR2-800,512MB,DDR3最高规格是DDR3-1600,1GB,都可以很稳定的工作,无论性能还是可靠性,都未曾出过问题。
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