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昨天的“研发理论”➕ 今天的“超赞技艺”，掌握这些后，陆妹敢说，在硬件研发链条中，你便可以了然于胸，笑看“花开花落”！
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是不是听着都很“攒劲”？那EDA365陆妹继续分享啦，在中秋假期来临之前，给自己脑子补补货，这样才不会在疯玩过后的日子里因为脑空虚而“瑟瑟发抖”！
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先来一个很干的技能掌握篇：# x7 `7 q0 V- ^+ a% ^% R! m
1、对协议和标准的理解能力：
硬件工程师需要对协议理解的很透彻，实现各种逻辑上的状态以及满足协议规定的参数标准。
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2、电路设计的能力：
随着芯片集成度的提高，
硬件设计似乎变简单了。但电路设计的总体思路、逻辑连接、原理图、pcb、物料按清单（BOM）表，检测工具一个都不能少。
3、写文档的能力：
好的硬件设计需要好的设计文档，明确要求、功能，以及验收标准。
其中最为关键的两个文档为：硬件设计规范和硬件测试报告。
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4、快速学习能力：
技术、标准、芯片、硬件、硬件产品等更新的速度太快，没有人是什么都懂的，都需要能够结合客户的需求，选择的芯片方案进行详细了解。
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5、沟通和全局控制的能力：
硬件工程师在一个硬件项目中，一般处于Team leader的作用，要对这个硬件项目全权负责。
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6、总结和整理的能力：
整理已顺利完成项目的设计流程、总结关键电路，通过分析总结，可以为以后的项目开展甚至是指导项目开展有着重要的意义。
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7、利用互联网解决问题的能力：
如果在工作中遇到问题，可以选择在硬件工程师论坛提问或者寻找资料，推荐一个还不错的论坛——EDA365！
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/ g% l4 i- Z3 Y, n, m. V电子工程师其实就是将一堆器件搭在一起，注入思想，完成原来器件分离时无法完成的功能，做成一个成品。说到这里，攻城狮的必备技能也就一定要提出来了：抄板、焊板、画板、仿真、编程、调试。
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来看看一个出色电子工程师需要掌握到什么程度？5 p4 C% P5 o* X5 Q8 D1 ^ n
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一、抄板技能
# T% k [8 Y6 u" C此技能是寻求经典设计元素的来源，不得不学。学精不易，建议升到二级以上，根据工作情况再转移到别的技能上。7 R) J; J/ y1 I% Y9 p) u
x, } v( c) i9 k5 |0 X5 Z1级：能够画出电源电路等电路图。7 E" {& @3 j6 M' V0 j6 v8 H$ G) R/ {
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2级：能看懂电路图，快速理解其设计意图。
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( w- r+ J3 E) W2 i- `3级：能从中学习电路设计的智慧，评价其设计方案的好坏。+ K# ~0 {/ ]8 Q0 r$ h& f7 `7 [; h
7 Q9 T5 Z4 c' q L h& n( t* u2 l4级：基本不用一点点的抄就能知道电路原理图，能吸取高深的走线设计技巧。
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二、焊板技能
, v F8 Y, ]& v. c& M此技能是电子工程师的看家本领，必备武器，且技能等级要训练到最高级。
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3 j' O$ g1 ]$ t4 B1级：明白焊接原理，能应付简单的焊接，且懂基础理论知识。
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1 V1 L- U. }$ {3 q" Q2级：能熟练的焊接贴片元件，非常熟练的焊接插件元件，且能保证质量。能够独立完成贴片的mcu焊接。
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3级：焊接技术更上一层，焊点美观达标。无连焊虚焊，不能有拉尖、白锡等不合格焊点。对器件的弯曲能够细心把握，对线头的焊接处理合适。$ b# t/ V" _7 g9 O& z+ V
. s H# }0 a7 l- V/ |4级：焊接技术纯熟，基本一次搞定，不能用蛮劲、硬杵的现象，温度把握精准，元件分布合理美观。布线能够借助画图工具初步设计后再进行焊接。基本掌握一个成熟的设计流程，设计阶段要细心，有大局观。为后续的工作带来很大方便。
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三、PCB画板技能# M# G6 |9 ^8 N) [# s
PCB画板软件首选protel99se，Altiun designer9等，电子工程师的必备技能。/ M( {) R1 E: {# q4 K( `5 q
8 G m/ p/ `& L* Z1级：知道PCB设计的基本流程，掌握创建库文件、封装库等一整套步骤，能够画好单片机最小系统板。
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2级：建立好自己常用的封装库文件，这是一个成熟电子工程师的积累。
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3级：能迅速画好多层板，布线要合理。
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# K' e# J( }: u. e* H4级：对高频信号等其他高级理论充分理解，并且善于实践于设计PCB之中。
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# e. P* f+ Q$ N* T* z- z 四、电子电路仿真技能
3 @; D+ y1 U, R+ D为你成为电子工程师必须掌握的软件工具，不得不学。熟练掌握后可以用一台电脑当做一个虚拟实验室，性价比也不错。
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8 ~. T( P8 [; a0 Q* u3 M1级：会使用常见的EDA软件，Pspice，PROTEUS，MATLAB，MLUTISIM等，我们推荐PROTEUS7.8和MLUTISIM11这2款电子电路仿真软件，重要要明白这些仿真软件的各个侧重点。
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2级：能结合实例，运用软件工具对其分析，寻求最优的参数，确定最终方案。
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3级：软件不在是主流，只是辅助，已经有了丰富的电子电路调试经验，因为有时软件也不准确，当不能因为这个原因否定软件仿真的价值。) Q- I3 x5 _4 Q) d: W
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要想成为电子工程师中的高手，编程是不得不跨越的龙门。编程技巧很多，但是编程思想更重要。
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1级：C语言要熟练，能编写实现基本功能的项目。编译工具要上手快，熟悉具体的编译环境，当然环境只是个工具，C才是内功，自己没事多看看C，会收获更多。5 \7 a; q5 b1 Z+ I* {; Y
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2级：流程图不能不画，这是打开思维的钥匙。是把思路理清的工具。各种流程图灵活运用，能把复杂的程序分的有模有样。要具备分时操作的思想。状态机的思想是渗入到程序的每个毛孔的。这是一种牺牲灵活，获得清晰的一种方法，推荐一款流程图绘制软件：Inspiration v8.0，非常好用。
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3级：传说中的大神。基本能够处理常见事务，like 键盘、显示、LCD、 测频、数据传输、PWM、超级定时、稳压、AD采样、数字滤波等等，都已经烂熟于心。该阶段提升是在程序独立性和模块化上做文章了。每一个模块虽然有现成的实例，但是要想好好的理解，非要自己去做一遍才行，值得深入研究。其实做的多了，就感觉单片机只是个工具，要想升级自己，还要多多观察编程思路，数学模型一类的东西，那些才是干货。这其实就是从经验知识到专业理论知识的转化，再有专业理论知识向基本理论的质变。一些工具可以用上，如matlab…等。* ^( E. n2 V s' s% {! {
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4级：更高的层次，多总结，多思考，能成为行业内的标杆。( B z+ g% W! _7 B0 T' a# o
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六、调试技能! F) I- p$ Q/ c& I$ ?9 O
硬件调试和软件调试。都是分块化思想，按部就班有条有理的进行。只有这样才能排查出bug来。
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硬件上，熟练使用仪器，其实没什么，最重要的就是万用表和示波器。两大神器!软件就是下载器和开发板，无尽的尝试换来丰收的硕果。
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但是尝试切不可盲目乱撞，否则只会越挫越没士气。别小看调试，对于一个初级硬件工程师，没有这个基础什么工作也做不下去。电子行业的基础是测量，好好研究吧。
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>>>>先走一波干货：
送两张PCB和PCBA的加工流程图给大家，方便大家在生产阶段跟板![]()
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PCB加工流程图
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PCBA加工流程图
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基本技能之后一定是要来点实质性东西的：几个比较实用的tips！（没错，就是那所谓的干货法宝。)
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附五 个 干 货 法 宝
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一：首先来谈下成本的问题：成本节约至上) Q E; U, T$ M; q! {. B0 o# h
现象一：这板子的PCB设计要求不高，就用细一点的线，自动布吧
点评：自动布线必然要占用更大的PCB面积，同时产生比手动布线多好多倍的过孔，在批量很大的产品中，PCB厂家降价所考虑的因素除了商务因素外，就是线宽和过孔数量，它们分别影响到PCB的成品率和钻头的消耗数量，节约了供应商的成本，也就给降价找到了理由。
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6 W2 h* z8 L3 y1 {4 ^: W+ Q& q现象二：面板上的指示灯选什么颜色呢?我觉得蓝色比较特别，就选它吧
点评：其它红绿黄橙等颜色的不管大小(5MM以下)封装如何，都已成熟了几十年，价格一般都在5毛钱以下，而蓝色却是近三四年才发明的东西，技术成熟度和供货稳定度都较差，价格却要贵四五倍。目前蓝色指示灯只用在不能用其它颜色替代的场合，如显示视频信号等。0 O% W0 [3 f: k' G7 i
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现象三：这点逻辑用74XX的门电路搭也行，但太土，还是用cpld吧，显得高档多了 点评：74XX的门电路只几毛钱，而CPLD至少也得几十块，EDA365也有元器件代购服务，降成本首选(GAL/PAL虽然只几块钱，但公司不推荐使用)。成本提高了N倍不说，还给生产、文档等工作增添数倍的工作。! X7 G( L" H! p3 E
0 u1 h" I5 [* L" J现象四：我们的系统要求这么高，包括MEM、CPU、FPGA等所有的芯片都要选最快的
7 H7 o! p! f0 k) ]点评：在一个高速系统中并不是每一部分都工作在高速状态，而器件速度每提高一个等级，价格差不多要翻倍，另外还给信号完整性问题带来极大的负面影响。
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2 X9 [& p4 D" K- b; V" ]; M现象五：这些拉高/拉低的电阻用多大的阻值关系不大，就选个整数5K吧
1 L/ Y" q* o% D# `点评：市场上不存在5K的阻值，最接近的是 4.99K(精度1%)，其次是5.1K(精度5%)，其成本分别比精度为20%的4.7K高4倍和2倍。20%精度的电阻阻值只有1、1.5、2.2、 3.3、4.7、6.8几个类别(含10的整数倍);类似地，20%精度的电容也只有以上几种值，如果选了其它的值就必须使用更高的精度，成本就翻了几 倍，却不能带来任何好处。
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现象六：程序只要稳定就可以了，代码长一点，效率低一点不是关键
' i/ `, c. p8 t' Q' F点评：CPU的速度和存储器的空间都是用钱买来的，如果写代码时多花几天时间提高一下程序效率，那么从降低CPU主频和减少存储器容量所节约的成本绝对是划算的。CPLD/FPGA设计也类似。) d+ q W: w% B/ E; m I
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二：低功耗设计问题“不可小觑”
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现象一：我们这系统是220V供电，就不用在乎功耗问题了) `! B& m, S# h6 ?9 u
点评：低功耗设计并不仅仅是为了省电，更多的好处在于降低了电源模块及散热系统的成本、由于电流的减小也减少了电磁辐射和热噪声的干扰。随着设备温度的降低，器件寿命则相应延长(半导体器件的工作温度每提高10度，寿命则缩短一半)6 d+ w9 [/ r2 t y
4 y a3 j y$ O# q& j现象二：这些总线信号都用电阻拉一下，感觉放心些8 d3 q: q' d2 q O: O
点 评：信号需要上下拉的原因很多，但也不是个个都要拉。上下拉电阻拉一个单纯的输入信号，电流也就几十微安以下，但拉一个被驱动了的信号，其电流将达毫安 级，现在的系统常常是地址数据各32位，可能还有244/245隔离后的总线及其它信号，都上拉的话，几瓦的功耗就耗在这些电阻上了(不要用8毛钱一度电 的观念来对待这几瓦的功耗)。# }+ v2 i" ~) \7 ^; u( Y
* O$ H% B6 M' R9 \1 Q现象三：CPU和FPGA的这些不用的I/O口怎么处理呢?先让它空着吧，以后再说8 t! k S6 n' W- C
点评：不用的I/O口如果悬空的话，受外界的一点点干扰就可能成为反复振荡的输入信号了，而MOS器件的功耗基本取决于门电路的翻转次数。如果把它上拉的话，每个引脚也会有微安级的电流，所以最好的办法是设成输出(当然外面不能接其它有驱动的信号)0 G& b2 y4 \. s! [. ]5 a/ @
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现象四：这款FPGA还剩这么多门用不完，可尽情发挥吧/ o1 g0 ]1 X' v* l9 `2 _
点评：FGPA的功耗与被使用的触发器数量及其翻转次数成正比，所以同一型号的FPGA在不同电路不同时刻的功耗可能相差100倍。尽量减少高速翻转的触发器数量是降低FPGA功耗的根本方法。3 D, k" d' O3 D2 C8 E
2 m4 v5 C) c+ |- y现象五：这些小芯片的功耗都很低，不用考虑& ~5 T% v1 ]; c0 k+ A$ R
点 评：对于内部不太复杂的芯片功耗是很难确定的，它主要由引脚上的电流确定，一个ABT16244，没有负载的话耗电大概不到1毫安，但它的指标是每个脚可 驱动60毫安的负载(如匹配几十欧姆的电阻)，即满负荷的功耗最大可达60*16=960mA，当然只是电源电流这么大，热量都落到负载身上了。
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3 Q' E& o r/ r) A `! |现象六：存储器有这么多控制信号，我这块板子只需要用OE和WE信号就可以了，片选就接地吧，这样读操作时数据出来得快多了。
z1 H$ Q) t( j; t, W3 F8 K点评：大部分存储器的功耗在片选有效时(不论OE和WE如何)将比片选无效时大100倍以上，所以应尽可能使用CS来控制芯片，并且在满足其它要求的情况下尽可能缩短片选脉冲的宽度。
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3 n$ x7 q/ v, y# N现象七：这些信号怎么都有过冲啊?只要匹配得好，就可消除了2 L+ { C6 h' ^0 [4 ~. n0 N
点 评：除了少数特定信号外(如100BASE-T、CML)，都是有过冲的，只要不是很大，并不一定都需要匹配，即使匹配也并非要匹配得最好。象TTL的输 出阻抗不到50欧姆，有的甚至20欧姆，如果也用这么大的匹配电阻的话，那电流就非常大了，功耗是无法接受的，另外信号幅度也将小得不能用，再说一般信号 在输出高电平和输出低电平时的输出阻抗并不相同，也没办法做到完全匹配。所以对TTL、LVDS、422等信号的匹配只要做到过冲可以接受即可。+ ]1 C( ^, v( Y- r: j) R5 V- K
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现象八：降低功耗都是硬件人员的事，与软件没关系# Z% V5 s! s- d& p
点 评：硬件只是搭个舞台，唱戏的却是软件，总线上几乎每一个芯片的访问、每一个信号的翻转差不多都由软件控制的，如果软件能减少外存的访问次数(多使用寄存 器变量、多使用内部CACHE等)、及时响应中断(中断往往是低电平有效并带有上拉电阻)及其它争对具体单板的特定措施都将对降低功耗作出很大的献。
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O) I9 j$ v5 X; [" ?" E 三：系统效率要“因地制宜”
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现象一：这主频100M的CPU只能处理70%，换200M主频的就没事了7 {. r) x: b" l
点评：系统的处理能力牵涉到多种多样的因素，在通信业务中其瓶颈一般都在存储器上，CPU再快，外部访问快不起来也是徒劳。4 u& G0 `& v) G
2 l# Q/ F/ X( E+ F0 m' i现象二：CPU用大一点的CACHE，就应该快了! a; |$ z5 C, P
点 评：CACHE的增大，并不一定就导致系统性能的提高，在某些情况下关闭CACHE反而比使用CACHE还快。原因是搬到CACHE中的数据必须得到多次 重复使用才会提高系统效率。所以在通信系统中一般只打开指令CACHE，数据CACHE即使打开也只局限在部分存储空间，如堆栈部分。同时也要求程序设计 要兼顾CACHE的容量及块大小，这涉及到关键代码循环体的长度及跳转范围，如果一个循环刚好比CACHE大那么一点点，又在反复循环的话，那就惨了。0 ]1 q1 K4 ?& W- ~" V' ^
& \5 ~7 K" Z$ u现象三：这么多任务到底是用中断还是用查询呢?还是中断快些吧
( g9 h6 D! U+ L/ n点 评：中断的实时性强，但不一定快。如果中断任务特别多的话，这个没退出来，后面又接踵而至，一会儿系统就将崩溃了。如果任务数量多但很频繁的话，CPU的 很大精力都用在进出中断的开销上，系统效率极为低下，如果改用查询方式反而可极大提高效率，但查询有时不能满足实时性要求，所以最好的办法是在中断中查询，即进一次中断就把积累的所有任务都处理完再退出。
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! @8 f2 h2 E x/ z' j j现象四：存储器接口的时序都是厂家默认的配置，不用修改的. W6 c2 {( Z( C% K( A
点评：BSP对存储 器接口设置的默认值都是按最保守的参数设置的，在实际应用中应结合总线工作频率和等待周期等参数进行合理调配。有时把频率降低反而可提高效率，如RAM的 存取周期是70ns，总线频率为40M时，设3个周期的存取时间，即75ns即可;若总线频率为50M时，必须设为4个周期，实际存取时间却放慢到了 80ns。7 y, K' i9 ~% r, K$ o5 z4 N
. d# M+ K' l2 U! u8 `3 J5 I: W) N) }现象五：一个CPU处理不过来，就用两个分布处理，处理能力可提高一倍
8 V1 t+ `$ f- s0 j( Q0 u: v! z点评：对于搬砖头来说，两个人应该比一个人的效率高一倍;对于作画来说，多一个人只能帮倒忙。使用几个CPU需对业务有较多的了解后才能确定，尽量减少两个CPU间协调的代价，使1+1尽可能接近2，千万别小于1。
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' m; P. G+ i4 n/ w% `现象六：这个CPU带有DMA模块，用它来搬数据肯定快
3 s1 a/ C/ P, U6 Q' C7 \# l点 评：真正的DMA是由硬件抢占总线后同时启动两端设备，在一个周期内这边读，那边些。但很多嵌入CPU内的DMA只是模拟而已，启动每一次DMA之前要做 不少准备工作(设起始地址和长度等)，在传输时往往是先读到芯片内暂存，然后再写出去，即搬一次数据需两个时钟周期，比软件来搬要快一些(不需要取指令， 没有循环跳转等额外工作)，但如果一次只搬几个字节，还要做一堆准备工作，一般还涉及函数调用，效率并不高。所以这种DMA只对大数据块才适用。
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四：信号完整性要认真对待
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现象一：这些信号都经过仿真了，绝对没问题
( |3 k) p% N+ x4 B3 e9 A* c+ M点 评：仿真模型不可能与实物一模一样，连不同批次加工的实物都有差别，就更别说模型了。再说实际情况千差万别，仿真也不可能穷举所有可能，尤其是串扰。曾经有一教训是某单板只有特定长度的包极易丢包，最后的原因是长度域的值是0xFF，当这个数据出现在总线上时，干扰了相邻的WE信号，导致写不进RAM。其 它数据也会对WE产生干扰，但干扰在可接受的范围内，可是当8位总线同时由0边1时，附近的信号就招架不住了。结论是仿真结果仅供参考，还应留有足够的余量。
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& X# g3 j' V4 d: K: x, ^; [7 {现象二：100M的数据总线应该算高频信号，至于这个时钟信号频率才8K，问题不大
0 ~; ^% T9 v' X% R$ _点评：数据总线的值一般是由控制信号或时钟 信号的某个边沿来采样的，只要争对这个边沿保持足够的建立时间和保持时间即可，此范围之外有干扰也罢过冲也罢都不会有多大影响(当然过冲最好不要超过芯片 所能承受的最大电压值)，但时钟信号不管频率多低(其实频谱范围是很宽的)，它的边沿才是关键的，必须保证其单调性，并且跳变时间需在一定范围内。
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, |* |) q/ t( p现象三：既然是数字信号，边沿当然是越陡越好; N! Q+ y! ^5 p
点评：边沿越陡，其频谱范围就越宽，高频部分的能量就越大;频率越高的信号就越容易辐射(如微波电台可做成手机，而长波电台很多国家都做不出来)，也就越容易干扰别的信号，而自身在导线上的传输质量却变得越差，因此能用低速芯片的尽量使用低速芯片。
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M# r9 n7 Y. ? J现象四：为保证干净的电源，去偶电容是多多益善
5 Y; K: k! Z. z, a& c- ~- ~点评：总的来说去偶电容越多电源当然会更平稳，但太多了也有不利因素：浪费成本、布线困难、上电冲击电流太大等。去偶电容的设计关键是要选对容量并且放对地方，一般的芯片手册都有争对去偶电容的设计参考，最好按手册去做。
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# m! O8 M! f" B5 r4 Z现象五：信号匹配真麻烦，如何才能匹配好呢?
+ L' g' K8 b7 A+ ~点 评：总的原则是当信号在导线上的传输时间超过其跳变时间时，信号的反射问题才显得重要。信号产生反射的原因是线路阻抗的不均匀造成的，匹配的目的就是为了 使驱动端、负载端及传输线的阻抗变得接近，但能否匹配得好，与信号线在PCB上的拓扑结构也有很大关系，传输线上的一条分支、一个过孔、一个拐角、一个接 插件、不同位置与地线距离的改变等都将使阻抗产生变化，而且这些因素将使反射波形变得异常复杂，很难匹配，因此高速信号仅使用点到点的方式，尽可能地减少 过孔、拐角等问题。
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五：可靠性设计
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现象一：这块单板已小批量生产了，经过长时间测试没发现任何问题' e, x: ?2 `9 X& h
点评：硬件设计和芯片应 用必须符合相关规范，尤其是芯片手册中提到的所有参数(耐压、I/O电平范围、电流、时序、温度PCB布线、电源质量等)，不能光靠试验来验证。公司有不 少产品都有过惨痛的教训，产品卖了一两年，IC厂家换了个生产线，咱们的板子就不转了，原因就是人家的芯片参数发生了点变化，但并没有超出手册的范围。如 果你以手册为准，那他怎么变化都不怕，如果参数变得超出手册范围了还可找他索赔(假如这时你的板子还能转，那你的可靠性就更牛了)。2 [& H, a) @' I
& y2 c+ F6 k% R4 P; K现象二：这部分电路只要要求软件这样设计就不会有问题0 L+ _! q6 D! c; o/ Y
点评：那你是没听过EDA365的公开课，硬件上很多电气特性直接受软件控制，但软件是经常发生意外的，程序跑飞了之后无法预料会有什么操作。设计者应确保不论软件做什么样的操作硬件都不应在短时间内发生永久性损坏。$ D' u4 P7 E8 {
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现象三：用户操作错误发生问题就不能怪我了
/ Q9 F4 o3 j- p# `3 r* O% W( Q; Z点评：要求用户严格按手册操作是没错的，但用户是人，就有犯错的时候，不能说碰错一个键就死机，插错一个插头就烧板子。所以对用户可能犯的各种错误必须加以保护。
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' p1 @; K+ l. o' K* d6 E现象四：这板子坏的原因是对端的板子出问题了，也不是我的责任% A o8 g6 }" G; U) p6 V
点评：对于各种对外的硬件接口应有足够的兼容性，不能因为对方信号不正常，你就歇着了。它不正常只应影响到与其有关的那部分功能，而其它功能应能正常工作，不应彻底**，甚至永久损坏，而且一旦接口恢复，你也应立即恢复正常。
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发表于 2018-12-13 14:23
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