DDR2的走线规则

szheyong · 发表于 2009-11-24 10:56

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各位老大，小弟才开始对此部分进行学习中。还不清楚。我有几个问题想请教各位老大一下：
1、在CPU（主频）和DDR2都确定的情况下，如何来确定CLK的线长问题？这里面是否有一个关系在里面？如有，那是一个什么样的关系？可否用数学式来进行表达？
2、如CLK的线长确定了，那数据组的线长是否就可以确定了呢？那这两者间是什么样的关系？可否用数学式来进行表达？
2、如CLK和数据组的线长确定了，那控制组和地址组的线长是否就可以确定了呢？那这几者间又是什么样的关系呢？
4、我想知道在这部分的学习中很重要的一点就是要满足时序，那为什么时序这么重要？否则的话，就可以所有走线都等长就可以了。

以上是小弟的一些问题，不知是否问到了重点？如没有，还请各位老大多多指教！

yawyw · 发表于 2009-11-24 20:03

你所说的CLK 是指DDR2 Clk 吗?
如果是,DDR2 Clk 长度和CPU 频率是没有关系的
DDR2 其他信号(Data, Address, Command, Control信号)长度都是以Clk 信号长度为参考的
具体数据我忘记了,可以参考Design Guide,

hanbingchong · 发表于 2009-11-29 21:44

所有走线都等长，那这个板子就不用做了，specing is money!!!!

szheyong · 发表于 2009-11-30 18:15

等长不是目的，满足时序才是最重要的，我想说的和想了解的就是这个？

partime · 发表于 2009-12-8 20:58

各位老大，小弟才开始对此部分进行学习中。还不清楚。我有几个问题想请教各位老大一下：
1、在CPU（主频）和DDR2都确定的情况下，如何来确定CLK的线长问题？这里面是否有一个关系在里面？如有，那是一个什么样的关系？可否用数学式来进行表达？2 f8 O% p- h- H( L- f+ R. S
2、如CLK的线长确定了，那数据组的线长是否就可以确定了呢？那这两者间是什么样的关系？可否用数学式来进行表达？
2、如CLK和数据组的线长确定了，那控制组和地址组的线长是否就可以确定了呢？那这几者间又是什么样的关系呢？
4、我想知道在这部分的学习中很重要的一点就是要满足时序，那为什么时序这么重要？否则的话，就可以所有走线都等长就可以了。

1.ｃｌｋ的线长/时序跟主频没有直接关系。看ddr ram控制器。
2. clk线长确定了，数据长度范围也确定了。
３、地址，控制也可以确定长度范围。不过这个范围应该比较宽。
４、时序不能满足，就不能满足芯片正常工作的要求，芯片不能正常工作，那么...。另外，满足时序要求不是说所有线都等长，这个没有必然关系。
时序，就是用数学算出来的。但，手工计算很复杂，算不准。所以，时序是需要仿真仿出来的。如果，简单手工算一下就可以，做仿真软件的都可以去喝风了。
ＤＤＲ算是高频，满足时序的情况下，不是要求线都等长。要明白ｄｄｒ的含意，取样在时钟的中间最好，所以，时钟要比数据慢1/4周期的。如果芯片内部未作任何偏移，时钟比数据要长很多（ＤＱＳ也是时钟）。关键是看控制器。

burtlin · 发表于 2009-12-12 21:31

学习了,顶一个先

xiaopang99888 · 发表于 2010-7-24 10:41

ding

michaelmmq · 发表于 2010-9-17 21:36

5楼正解

careywang · 发表于 2010-11-11 11:51

:):)

clp783 · 发表于 2011-3-6 16:52

路过的

csj168 · 发表于 2011-3-7 21:21

太高深了不懂

freshforce · 发表于 2011-3-26 12:31

仔细计算，看看设计。

freshforce · 发表于 2011-3-26 13:16

最好的，特别有用

bbsidking · 发表于 2011-3-27 20:05

CLK不能比数据组合命令组的线短，不然不容易满足建立时间的要求

xiaoyong_21 · 发表于 2011-4-8 13:07

其实这个很容易确定的，CLK和地址控制的同步系统，1T时序需要在下一个时钟周期采样，通过这个时序可以计算出理论上最多能走多长，一般控制在5000mil以内问题不大
DO和DQS是源同步，分组做等长就好了，控制器会控制时序
DQS和CLK之间可以相差+-25%的时钟周期

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