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DDR3等长

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1#
发表于 2019-6-10 14:20 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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  求教大神DDR3中数据线在组内等长的情况下,组间是否需要控制等长。需要的话控控制在多少? 数据线和地址线之间是否需要控制等长,需要的话,范围是多少?  P% r( u3 j: u$ }
   谢谢!
  • TA的每日心情
    开心
    2024-2-21 15:59
  • 签到天数: 313 天

    [LV.8]以坛为家I

    2#
    发表于 2019-6-10 14:33 | 只看该作者
    这个要看CPU,如果CPU支持Write-Leving,那么一般数据线组间、数据线和地址线之间的等长会比较宽松,甚至于无需控制

    该用户从未签到

    3#
    发表于 2019-6-10 15:41 | 只看该作者
    DDR3数据线组间不需要等长,数据线和地址线之间不需要等长,注意下走线长度不要太长就可以了

    该用户从未签到

    4#
    发表于 2019-6-10 17:09 | 只看该作者
    阻抗控制50歐姆
    1 }( U" C* g9 s3 @3 G

    该用户从未签到

    5#
    发表于 2019-6-11 10:19 | 只看该作者
    组与组之间一般不用等长
  • TA的每日心情
    擦汗
    2024-7-30 15:24
  • 签到天数: 17 天

    [LV.4]偶尔看看III

    6#
    发表于 2019-6-13 13:29 | 只看该作者
    一般不需要
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