急！！求救！！Verify design 检查出错！！附图

hrt8100 · 发表于 2008-12-15 23:38

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　　　　veRFy design 检查 fabrication项时，提示有三处错误，其中二处电阻处提示错误，急望高手解答，

万分感谢！！！附图！！

hrt8100 · 发表于 2008-12-15 23:46

朋友们快点进来吧！！！

hrt8100 · 发表于 2008-12-15 23:47

等着你们来救命呢

hrt8100 · 发表于 2008-12-16 00:03

朋友们都睡觉去啦!!

桃夭 · 发表于 2008-12-16 10:15

在设置层定义里面设置下或把间距拉大点就好了，检错里面应该也有提示的

wzkkao · 发表于 2008-12-16 14:46

我都不检查fabrication！

wzkkao · 发表于 2008-12-16 14:47

还有楼主是不是自动布线呀？怎么感觉那些线乱乱的！

junfeng · 发表于 2008-12-16 21:54

是呀，我也没有检查过fabrication！

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这个是间距问题啦