上拉电阻和下拉电阻（上）

1、上拉就是将不确定的信号通过一个电阻嵌位在高电平！电阻同时起限流作用！下拉同理

2、上拉是对器件注入电流，下拉是输出电流5 k. n% P: X: @/ F5 A# Q3 k
3、弱强只是上拉电阻的阻值不同，没有什么严格区分, M9 k- H" E% ^! X3 U9 d7 g
4、对于非集电极（或漏极）开路输出型电路（如普通门电路）提升电流和电压的能力是有限的，上拉电阻的功能主要是为集电极开路输出型电路输出电流通道。

1、一般作单键触发使用时，如果IC本身没有内接电阻，为了使单键维持在不被触发的状态或是触发后回到原状态，必须在IC外部另接一电阻。& C3 [* ?9 z2 X- R& t0 k
2、数字电路有三种状态：高电平、低电平、和高阻状态，有些应用场合不希望出现高阻状态，可以通过上拉电阻或下拉电阻的方式使处于稳定状态，具体视设计要求而定！

3、一般说的是I/O端口，有的可以设置，有的不可以设置，有的是内置，有的是需要外接，I/O端口的输出类似与一个三极管的C，当C接通过一个电阻和电源连接在一起的时候，该电阻成为上C拉电阻，也就是说，如果该端口正常时为高电平，C通过一个电阻和地连接在一起的时候，该电阻称为下拉电阻，使该端口平时为低电平，其作用主要是确保某端口常态时有确定电平：用法示例：当一个接有上拉电阻的端口设为输入状态时，他的常态就为高电平，用于检测低电平的输入。

4、上拉电阻是用来解决总线驱动能力不足时提供电流的。一般说法是拉电流，下拉电阻是用来吸收电流的，也就是我们通常所说的灌电流。

5、接电阻就是为了防止输入端悬空。

6、减弱外部电流对芯片产生的干扰。

7、保护cmos内的保护二极管，一般电流不大于10mA。

8、通过上拉或下拉来增加或减小驱动电流。

9、改变电平的电位，常用在TTL-CMOS匹配。

10、在引脚悬空时有确定的状态。

11、增加高电平输出时的驱动能力。

12、为OC门提供电流。

0 T. m( ?6 E  r# O0 P三、上拉电阻应用原则：

1、当TTL电路驱动COMS电路时，若TTL电路输出的高电平低于COMS电路的最低高电平（一般为3.5V），这时就需要在TTL的输出端接上拉电阻，以提高输出高电平值。注：此时上拉电阻连接的电压值应不低于CMOS电路的最低高电压，同时又要考虑TTL电路方电流（如某端口最大输入或输出电流）的影响。

2、OC门电路必须加上拉电阻，才能使用。
  }, Q6 j, T/ _3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。
$ f2 O' H& P! w" F2 t7 ]& K4、在COMS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。: J5 }/ v+ X. K/ L% [- G
5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。3 J* b# T! c- D
6、提高总线的抗电磁干扰能力，管脚悬空就比较容易接受外界的电磁干扰。
# C" S5 L* ^( T$ C7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。# f( l5 e' v9 r& h* |
8、在数字电路中不用的输入脚都要接固定电平，通过1k电阻接高电平或接地。

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四、上拉电阻阻值选择原则:

1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。

2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。

3、对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理。

1、驱动能力与功耗的平衡。以上拉电阻为例，一般地说，上拉电阻越小，驱动能力越强，但功耗越大，设计是应注意两者之间的均衡。
6 V2 |2 Z5 R8 ~2、下级电路的驱动需求。同样以上拉电阻为例，当输出高电平时，开关管断开，上拉电阻应适当选择以能够向下级电路提供足够的电流。2 E3 i  @5 d5 J' Z- o
3、高低电平的设定。不同电路的高低电平的门槛电平会有不同，电阻应适当设定以确保能输出正确的电平。以上拉电阻为例，当输出低电平时，开关管导通，上拉电阻和开关管导通电阻分压值应确保在零电平门槛之下。
9 n. A# @- ~! ]  [6 c4、频率特性。以上拉电阻为例，上拉电阻和开关管漏源级之间的电容和下级电路之间的输入电容会形成RC延迟，电阻越大，延迟越大。上拉电阻的设定应考虑电路在这方面的需求。
" G3 Y, ~6 A3 i3 [4 ^4 D在集成电路中，吸电流、拉电流输出和灌电流输出是一个很重要的概念。拉电流：拉即泄，主动输出电流，是从输出口输出电流。

关于电阻的参数不能一概而定，要看电路其他参数而定，比如通常用在输入脚上的上拉电阻如果是为了抬高峰峰值，就要参考该引脚的内阻来定电阻值的！

1、一般LED的电流有几个mA就够了，最大不超过20mA，根据这个你就应该可以算出上拉电阻值来了。(5-0.7)/20mA=200ohm,差不多吧,保险起见考虑到功耗问题就用1~2k左右的电阻较为合适

: m& Y) ]. e* ]以上4图表示的是上拉电阻从220欧到5.1K欧的LED亮度变化，当然实际还是有出入的，我们实验室开发板10K的电阻依然把LED点的很亮~（当然根据我们的计算电阻最小不要小于200欧姆，否则电流太大）

2、对于驱动光耦合器，如果是高电位有效，即耦合器输入端接端口和地之间，那么和LED的情况是一样的；如果是低电位有效，即耦合器输入端接端口和VCC之间，那么除了要串接一个1~4.7k之间的电阻以外，同时上拉电阻的阻值就可以用的特别大，用100k~500K之间的都行，当然用10K的也可以，但是考虑到省电问题，没有必要用那么小的。

3、对于驱动晶体管，又分为PNP和NPN管两种情况：

a、对于NPN：毫无疑问NPN管是高电平有效的，因此上拉电阻的阻值用2K~20K之间的。具体的大小还要看晶体管的集电极接的是什么负载，对于LED类负载，由于发管电流很小，因此上拉电阻的阻值可以用20k的，但是对于管子的集电极为继电器负载时，由于集电极电流大，因此上拉电阻的阻值最好不要大于4.7K，有时候甚至用2K的。

b、对于PNP管，毫无疑问PNP管是低电平有效的，因此上拉电阻的阻值用100K以上的就行了，且管子的基极必须串接一个1~10K的电阻，阻值的大小要看管子集电极的负载是什么，对于LED类负载，由于发光电流很小，因此基极串接的电阻的阻值可以用20k的，但是对于管子的集电极为继电器负载时，由于集电极电流大，因此基极电阻的阻值最好不要大于4.7K。

4、对于驱动TTL集成电路，上拉电阻的阻值要用1~10K之间的，有时候电阻太大的话是拉不起来的，因此用的阻值较小。但是对于CMOS集成电路，上拉电阻的阻值就可以用的很大，一般不小于20K，通常用100K的，实际上对于CMOS电路，上拉电阻的阻值用1M的也是可以的，但是要注意上拉电阻的阻值太大的时候，容易产生干扰，尤其是线路板的线条很长的时候，这种干扰更严重，这种情况下上拉电阻不宜过大，一般要小于100K，有时候甚至小于10K。

5、关于I2C的上拉电阻：因为I2C接口的输出端是漏极开路或集电极开路，所以必须在接口外接上拉。上拉电阻的取值和I2C总线的频率有关，工作在standard mode时，其典型值为10K。在FAST mode时，为减少时钟上升时间，满足上升时间的要求，一般为1K。电阻的大小对时序有一定影响，对信号的上升时间和下降时间也有影响。总之一般情况下电压在5V时选4.7K左右,3.3V在3.3K左右.这样可加大驱动能力和加速边沿的翻转

I2C上拉电阻确定有一个计算公式：# C9 }) }! V) j  i- ^
Rmin＝{Vdd(min)-o.4V}/3mA
! n7 X* [. k0 e% X; x' K+ BRmax=(T/0.874) *c, T=1us 100KHz, T=0.3us 400KHz, u0 U& o5 W9 h2 v
C是Bus capacitance