请教：allegro 中如何对某一器件的某一引脚设置单独的铜皮间距

victor8416 · 发表于 2015-9-26 14:27

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飞扬PCB · 发表于 2015-9-26 18:24

不嫌麻烦+硬要加规则-->用region加到管脚上

不嫌有DRC的话，用rout keepout

最后的方法，铺好铜后，抠洞

爱不单行1887 · 发表于 2015-9-27 18:55

是想这个pin避让铜皮的距离变大吗？

wwddss_1976 · 发表于 2015-9-27 20:41

编辑该管脚属性，选择dyn_clearance_oversize项，输入想要的值即可

victor8416 · 发表于 2015-9-27 22:50

谢谢楼上wwddss_1976的回答我已经根据你的方法实验成功谢谢了！

carol8688 · 发表于 2015-9-30 15:27

wwddss_1976 发表于 2015-9-27 20:416 y0 w1 p V; i
编辑该管脚属性，选择dyn_clearance_oversize项，输入想要的值即可

學習

layout小二 · 发表于 2015-10-15 10:19

wwddss_1976 发表于 2015-9-27 20:419 d" ?4 E6 l3 g
编辑该管脚属性，选择dyn_clearance_oversize项，输入想要的值即可

一直用这种方法

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