大家评价下我的DDR信号是否有啥问题

cfqz11234 · 发表于 2008-9-18 11:40

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我的电路连接是这样的,主芯片和DDR之间用47R的电阻串联.下面的图是带S的是表示靠主芯片的一端.大伙帮我看下这样的信号是否对EMI有影响.其中时间和电压量程都没有改变过

[ 本帖最后由 cfqz11234 于 2008-9-18 11:41 编辑 ]

cfqz11234 · 发表于 2008-9-18 18:14

怎么没有人回答下啊.!

forevercgh · 发表于 2008-9-20 09:29

agilent oscillograph test wave？？？

data11和address3看起来到还好。
输入DDR端的CLK幅度同CPU clk相比已经下降了一半，衰减比较厉害，不过CLK沿率还好。

[ 本帖最后由 forevercgh 于 2008-9-20 09:31 编辑 ]

cfqz11234 · 发表于 2008-9-23 13:05

我就是让它的CLK信号幅度小的,小点的话对其他信号的影响应该会小点,我是这样理解的,所以匹配电阻放大了一些,

forevercgh · 发表于 2008-9-23 13:36

满足门限要求就好。

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