本帖最后由 criterion 于 2016-1-14 14:34 编辑
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一、 RF布局
; [1 B9 a4 m( [9 p- l! I' f1、发射电路（TX）与接收电路（RX）隔离开来。 : _4 |0 p* n: E% X$ D" {# ^
3 o3 _7 h, { S7 A4 Z# z; p9 R5 i这主要是避免Tx干扰Rx 不过因为PCB板子空间有限 如果是TDD系统 亦即分时多任务 Tx跟Rx是不会同时运作的 那么Tx跟Rx可以靠近一点没关系
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2、发射端匹配电路靠近主芯片一端，接收端匹配电路靠近LAN端或FEM一端。
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" q4 H9 G% E2 Y* K假设整个BlockDiagram如下 : 2 t9 g) x. s2 r: X' Q
- u" k5 w- K2 o9 R& e0 t& VTx Matching要靠近FEM,Rx Matching要靠近Transceiver 而且要靠近阻抗不连续之处放
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4 s8 |$ E9 n0 k/ a. U原因是转弯处会因阻抗不连续(不论圆弧转弯或45度转弯) 导致阻抗偏移 所以你要靠Matching再把阻抗调回来 简单讲 要越靠近Load端放置
4 l9 o; [. E/ H1 t2 P. o9 c3 a但这是在走线不是很长的情况下 如果走线很长 那匹配电路 不可放中间 n2 h" R6 A% u1 Y W
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原因是因为 走线一长 阻抗就容易偏掉 走越长偏越多 所以Long Trace1偏掉的阻抗 Matching不见得调的回来 再者 就算Long Trace1没有使阻抗偏离50奥姆太远 但可能会因为其寄生电感(走线造成) 跟寄生电容(走线跟两旁GND, 以及下方GND造成) 以至于Matching调不太动 怎么调都很难回到50奥姆
E/ I/ ~! d) T6 ?) H0 T- X就算Matching有把阻抗调回来50奥姆 但最后又会因为Long Trace2 使得最后进入FEM的阻抗又偏离50奥姆 那Matching不是白搞?? 2 U2 I: G7 i/ V# a; f; f
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. S7 N! E7 e6 E0 V2 R* C所以走线长的话 要放两组匹配 ! m5 `# b+ v0 @9 y! C* B
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7 Q+ u1 w7 y# r5 S$ b8 Q( J一开始出来就要先放一组Matching 1 确保Transceiver输出调到50奥姆 而Long Trace导致的阻抗偏离 最后再靠Matching 2调回来 当然 如上述 Long Trace导致的阻抗偏离 以及其寄生电感电容 Matching 2不见得能调回来 但能救多少是多少 如果嫌两组pi型组件太多 至少也要两个L型 当然 走线最好还是不要太长 5 l/ o; u/ q# Y2 }8 B2 R
5 C$ G9 K* U8 f 6、滤波器输入，输出隔离原则：如果射频信号线不得不从滤波器的输入端绕回输出端，那么，这可能会严重损害滤波器的带通特性。
5 @/ T% X6 j) @" q以SAW Filter为例 输入与输出的电感组件，不宜平行摆放过近， % X! Q0 Q/ S3 e8 |/ |- \
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! @; c! a. n/ K6 q- J, x3 Z否则会因互感而影响Out-of-band噪声的抑制能力， 若真的因为Layout空间限制，不得已需靠近，至少要正交摆放，才能使互感量降到最低。
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再者 SAW Filter目的是砍Outband Noise 亦即Input讯号 是含有Outband Noise的 如果走线过近 那么input走在线的Outband Noise 会耦合到Output走线 那就失去SAW Filter的用处了 * e+ `2 \- b4 U( i
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. U# _. b Y8 N3 _7 }9 V& E另外 在铺铜时 其GND Pad要跟表层GND隔开 切记不可共地
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, M5 e/ Q; k0 L4 o- U不然其Outband Noise 会透过共地 去干扰到输出讯号 亦即砍Outband Noise的效果 会大打折扣
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另外 输入跟输出的落地组件 不管电感电容 也不可共地 因为Outband Noise会透过共地 窜到输出讯号 亦即砍Outband Noise的效果 会大打折扣
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二、 RF布线2
: P& Q8 P" V/ n6 I1、将RF线布置在表层上，阻抗控制50 Ohm。将RF路径上的过孔尺寸减到最小。 ) y& G4 y& r$ f
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寄生电容公式如下 : ; J6 ]- a# k& t7 y
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! }) e E9 x2 Y; _% bD1是Pad半径，D2是Anti-pad半径。影响寄生电容的主要参数为Pad半径。 若将所有变量固定，只探讨D1与Cvia的关系，可得出下面曲线 : . }- }7 U5 Z0 b7 s0 G
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由上图可知，Pad半径越大，其寄生电容越严重。 % m2 j1 i5 t1 `8 t; R4 U
而寄生电感，其公式如下 :
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! C& _+ W5 Q! q2 m! ?0 [+ ph是Via长度，由上式我们发现寄生电感也与Pad半径有关， 半径越小，其寄生电感越大，但影响不大。影响寄生电感的主要参数为Via长度，h越大，其寄生电感越严重。 3 E, R2 Q& i% O* k6 H$ c: ^
所以由以上可知 Pad半径越小 可有效减少寄生电容 而寄生电感只有极轻微地增加一点点 这是过孔尺寸减小的好处 2 M- _& G* j+ ^* H- l
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但是 过孔尺寸减小 也意味着你这走线在换层时 线宽会变细 这会使得Insertion Loss变大 这是过孔尺寸减小的坏处
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对RF讯号而言 一般对于过孔尺寸 并无太严格的要求 若真要两害相权取一轻 那宁可过孔尺寸大些 因为寄生效应导致的阻抗偏移 可以靠匹配调回来 但Insertion Loss变大 这怎么调都调不回来 早在PCB洗出来时就注定了
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2、射频信号线拐角走弧线。 ! U2 @3 I& r, g! S+ E
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凡转弯是一定会阻抗不连续 弧线是可以把该损害降到最低 不过其实对RF走线 也并无太过严苛的要求 一般45度就可以了 . Y0 V$ f7 ]* s' q: H; K
2 ^ g8 c8 V( _3、所有电源先经过滤波电容再到管脚，每个滤波电容都要有接地过孔。 , Q' S( f5 p6 C* a+ ~$ J" A
?) v$ u. H' b2 N* F. n& E这是为了把Noise导到GND 确保流入管脚的电源是干净的
8 ], A) {" @7 w但是要注意 摆放位置一定要极靠近管脚 否则外来Noise 会直接窜入管脚 ; J6 N6 z/ N" L+ r. Q% I8 l
还有 该落地电容 必须独立的GND 直接打Via连到Main GND 不可跟表层共地 , k4 G# g2 z# }# z. F! A! R
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: q8 w! K2 w7 B7 \4 V两个用意 一个是怕Noise透过共地 去污染其他电源走线或IC 另一个用意是 如果共地 这样会使得Noise的Return Path拉长 亦即其Loop area加大 那么EMI辐射干扰也会变大 8 O" d. g( ?% [0 ]- Q
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6、敏感信号线，功率检测信号（TSSI）包地处理。 0 ^3 k" h2 O% J3 H. ^8 u$ c, Z
( ~9 ^8 @9 \4 W+ t; `7 w: C( S" Q以RF组件来讲 一般会特别包地的有 ) c) o: U2 c, I" y. ]
1. RF讯号走线(包含TSSI, PDET, FBRX, CPL走线) 2. 控制讯号走线 3. I/Q讯号走线 4. XTAL讯号走线
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3 W7 K9 p: s' X+ O i7、控制线尽快走内层，防止走表层时能量向外辐射。 / Z) F0 {1 h; X' M
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走表层时 尤其不可走板边 由下图可知，不管是表层走线，或内层走线，其电场本来就会往外辐射， 因此内层走线除了可获得良好的屏蔽效果外，同时也会因上下两层的GND吸附其往外辐射的电场，使其辐射干扰大大降低。 而表层走线则是一部分的辐射电场，会被其下层的GND吸附，另一部分则直接辐射出去，故产生的辐射干扰会比内层走线大。 3 ^: [" b6 C6 }2 s2 P. S0 I- g
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6 a2 b" Z; C; y) ]0 V8 x5 |; e* [而倘若表层走线，直接走在PCB边缘，会因下层GND吸附的电场极其有限， 导致其电场几乎都辐射向外，以至于产生的辐射干扰大为增加， 该现象称之为EDGE Effect，或称为Fringing Effect，如下图:
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所以 如果是Tx/高速数字讯号/电源走线 走板边会产生辐射干扰
3 {# o' `7 l5 _. D" z- B因此走线与PCB边缘的距离，至少需为20倍的板厚，该法则称之为20H Rule。
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: e) ]$ \, d# Y( o% T* _/ ~若采用20H Rule，可抑制将近70%的辐射电场。
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8、多路PA供电采用星型网络拓扑结构，独立的引线在引脚之间提供了空间上的隔离， 8 V( J k% A' ]+ S2 o9 s; d* v
有利于减小它们之间的耦合。另外，每条引线还具有一定的寄生电感，它有助于滤除电源线上的高频噪声。 ! Q/ Y( z4 E( e& d
星状走线 最重要是分支点位置 / C7 ^) j, u; J" {$ c. }* o
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道不同 一开始就要不相为谋 不要最后一刻才来分道扬镳 如果一开始就分支 就算Pin1有Noise 也不会流到Pin2跟Pin3 而且分支点到Pin的引线 刚好可以利用其寄生电感 充当RF Choke / \) Q. e# x+ C. P6 @* P- y, B
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