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[仿真讨论] 请教关于内层差分的阻抗控制

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  • TA的每日心情
    开心
    2020-1-8 15:27
  • 签到天数: 1 天

    [LV.1]初来乍到

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    1#
    发表于 2012-8-8 14:53 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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    x
    请教一下各位高手们:
    3 q2 b' k/ u* I最近做了一块8层板,层叠是SGSPPSGS,第三层有几对差分线,设计时是参考第二层的GND的,第4层电源层差分线下方平面不完整。结果印制板厂反馈第4层平面不完整无法做阻抗控制。说内层差分线必须有两面屏蔽的参考平面才能做阻抗。/ f' J  \0 G8 Y5 T/ Q. O9 U) z
    这个我不是太理解。按照自己的理解,参考平面是给差分线提供回流路径的,为什么一定要有两个参考平面才能做阻抗呢。而且SI9000里也是有差分线只有一个参考平面的计算模型嘛。
    ( F+ |. t( |6 u- P) P% c& l: I% @如果按照这样说,内层的单端走线是不是也要求必须有两个参考平面?2 M! g* {, ^9 e$ @, v2 n8 K
    $ E. x; Z5 _7 f8 J- p
    请各位高手帮忙解惑,非常感谢!

    该用户从未签到

    2#
    发表于 2012-8-9 16:29 | 只看该作者
    这个板厂应该说的有道理,同一根线如果不同段阻抗参考模型不同,则会影响很多参数,这个估计要分段计算和走线才行!!

    该用户从未签到

    3#
    发表于 2013-6-20 14:56 | 只看该作者
    楼主最后问题怎样解决的呢?

    该用户从未签到

    4#
    发表于 2013-6-26 14:21 | 只看该作者
    应该不会要求电源层是完整的平面. 我们也一直使用分割的电源平面的., ^* E- L- i  W5 j
    只要差分线没有换平面就可以了.

    该用户从未签到

    5#
    发表于 2013-8-1 09:29 | 只看该作者
    本帖最后由 lmh830626 于 2013-8-1 09:32 编辑 ; c- i1 O- G, b/ `, Q# k3 }$ F
    ( R/ ?0 t( E) O
    我这儿有一个八层板子,CPU与SDRAM的连接的地址走线区域对应的相邻层是不完整平面。$ b2 h( i6 w1 l, B' ]

    2 L% R  t+ T/ B8 \这是飞尔卡思的一个开发板。+ g+ H" I7 s* |! [0 l# R) P& _2 q
    4 j2 _1 ^, F" Y& z9 Y

    未命名1.jpg (16.9 KB, 下载次数: 2)

    八层板层叠

    八层板层叠

    未命名.jpg (199.04 KB, 下载次数: 1)

    中间黄色的竖线大部分是地址线,它的下层是完整的地平面,上层是不完整的电源层。

    中间黄色的竖线大部分是地址线,它的下层是完整的地平面,上层是不完整的电源层。
    头像被屏蔽

    该用户从未签到

    6#
    发表于 2013-8-1 14:22 | 只看该作者
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